自调节占空比调谐器的制作方法与工艺

自调节占空比调谐器发明

背景技术：
领域本发明一般地涉及数字电子，更具体地涉及控制信号占空比的方法。背景技术在数字电子中，信号的占空比被定义为脉冲持续时间(信号处于逻辑高状态)占波形时段的比值。例如，理想方波的占空比为50％，即其在信号时段的恰好一半中处于高状态。占空比的概念仅仅应用于周期信号。对许多高性能电路应用而言，信号的占空比必须被小心地控制。虽然占空比控制在许多应用中，包括在动态逻辑电路、模拟电路、阵列等中是有价值的，其在时钟供应电路中尤其重要。已经设计出各种占空比控制器，包括可编程控制器；所述可编程控制器允许用户或编程接口使用诸如0-10的数字输入值来设置占空比，其中输入值为0导致占空比为0％，输入值为10导致占空比为100％。

技术实现要素：
本发明涉及对目标信号的占空比进行调谐，包括测量目标信号的高时段，测量目标信号的低时段，基于对高时段和低时段的测量计算目标信号的实际占空比值，基于所述实际占空比值和期望占空比值生成一个或多个控制信号，以及响应于所述占空比控制信号用占空比控制器来自动地调节目标信号的占空比。在示例性实施例中，占空比控制信号包括增量信号和减量信号，占空比控制器在所述增量信号具有正值的情况下增加目标信号的占空比，并且在所述减量信号具有正值的情况下降低目标信号的占空比。可以使用高速计数器来针对高时段提供高计数，针对低时段提供低计数，从而测量高时段和低时段。然后可以从高计数和低计数计算得到目标信号的实际占空比值，这样即使所述高计数和所述低计数受到工艺、温度或者供电变化的影响，所述实际占空比值也不会受到影响；然后所述实际占空比值与期望占空比值进行比较从而生成增量信号和减量信号。这样，即使高计数和低计数受到由于工艺、温度或供电电压造成的变化的影响，其比例是独立于所述变化的，所以调谐器也是不受影响的。本发明的以上以及其他目的、特征以及优势将在以下具体书面描述中变得更加明显。附图说明通过参考附图，本发明将会被更好地理解，并且本发明的多个目的、特征和优势将变得对本领域技术人员而言更加明显。图1是根据本发明构造的自调节占空比调谐器的一个实施例的高层示意图；图2是根据本发明构造的占空比控制逻辑电路的一个实施例的高层示意图，其可以用于图1所示的占空比调谐器；图3是示出占空比调谐范围的图，其可以被实现在根据本发明一个实施例的图1和图2中的占空比控制逻辑中；图4是时序图，其示出本发明一个实现中，图1所示的占空比调谐器的不同节点、计数器和寄存器的各信号和计数值；以及图5是高层示意图，其示出将本发明的自调节占空比调谐器用于动态逻辑电路中的一个应用。不同附图中使用相同的参考标号代表相似或相同的项目。具体实施方式虽然已经发明了为数字信号处理提供精确占空比控制的多种方式，但是工艺、温度或者供电电压的变化仍然会引入不精确性。这些变化可能会导致占空比控制的显著退化，从而引发诸如定时违例的操作问题。因此，需要提供一种改进的控制占空比的方法，其可以克服与诸如工艺、温度或供电电压的不可控源头相关联的变化。如果该方法允许占空比的实时自调节则会更具有优势。本发明达到了这些好处，测量目标信号的高时段和低时段，用其计算实际占空比，并且生成纠正信号，该纠正信号允许对目标信号的占空比进行自调节。这些时段的长度可以通过用高速计数器对目标信号的高时段和低时段中的高速发生器脉冲的数目进行计数来测量。本发明这样使用当前测量的值来基于误差补偿反馈来调谐占空比。由于高时段和低时段都在同样的条件下被测量(计数电路位于同一电路区域中)，并且其比值被用于进行调谐，因此所述调谐不会受到工艺、温度或供电电压变化的影响。现在参考附图，尤其是附图1，来描述根据本发明构造的自调节占空比调谐器的一个实施例10。自调节占空比调谐器10包括占空比控制器12，其接收具有当前占空比的诸如时钟信号的数字输入信号，并且生成具有调节后的占空比的输出信号。占空比控制器12基于两个纠正信号来调节输入时钟信号的占空比，所述两个纠正信号包括增量信号“inc”和减量信号“dec”。这些纠正信号表示基于所测量的输出时钟信号的高时段和低时段得到的调节值。使用高速计数器来测量目标信号的高时段和低时段，所述高速计数器包括输入脉冲发生器14，其生成的高速脉冲的频率高于目标信号的频率。在示例性实施例中，输入脉冲发生器14是具有NAND门的环形振荡器，其接收两个输入信号，即使能信号和反馈信号。所述使能信号允许调谐器10以选择性(可编程)的方式被使用，即只有在使能信号有效(逻辑高状态)的时候才操作。使能信号还可以被提供给占空比控制器12。环形振荡器的NAND门的输出连接到生成反馈信号的反相器链。该反馈信号(反相器链的输出)也连接到NAND门16和NOR门18这两个门的输入端。每个门16的其他输入端连接到输出时钟信号。门16和门18的输出信号这样就分别表示输出时钟信号的高状态和低状态期间发生的高速脉冲。这两个输出信号被分别连接到两个除法器20和30，其将所收到的脉冲数除以某个整数n，即除法器20只有在从NAND门16收到n个高时段脉冲后才生成输出脉冲，除法器30只有在从NOR门18收到n个低时段脉冲后才生成输出脉冲。除法器20和30的输出信号被分别连接到两个计数器22和32。除法器20和30提供对高速脉冲的预缩放，使得所述高速脉冲可以在计数器22和32中被处理。来自第一延迟时钟信号的复位信号将计数器22和32设置为0(复位信号对计数器22是低电平有效，对计数器32是高电平有效)。第一延时时钟信号是通过将输出时钟信号通过两个延迟元件24和26而得到的。这样，计数器22和32中所存储的值就代表与输出时钟信号中的高时段和低时段对应的当前高计数和低计数。计数器22和32的输出信号(每p个比特)被分别连接到两个寄存器28和34。在第二延迟时钟信号的边沿，寄存器28和34分别锁存节点c和g的数据，所述第二时钟信号通过将输出时钟信号只通过一个延迟元件24得到(寄存器28在第二延迟时钟的下降沿锁存数据，寄存器34在第二延迟时钟的上升沿锁存数据)，即第一延迟时钟信号和第二延迟时钟信号是相继的延迟，从而使得寄存器28和34在计数器22和32被复位之前捕获高计数和低计数。因此，寄存器28和34所存储的值表示输出时钟信号的刚完成的周期中低时段和高时段的量化指标。NAND门16、除法器20、计数器22和寄存器28可以相应地被认为是第一计数电路，NOR门18、除法器30、计数器32和寄存器34可以被认为是第二计数电路。本领域技术人员可以理解，也可以使用其他计数电路来测量当前时钟周期的高时段和低时段。由于输入脉冲发生器14的名义频率可能会由于工艺、温度和供电电压的变化而发生显著的变化，除法器20和30的除数n决定并且调节一个脉冲计数中时段的最小粒度。输入脉冲发生器14提供的脉冲的频率应该足够高，以便提供实现占空比调谐所需的分辨率。作为本发明的一个示例而不是应用限制，对于具有15.6MHz到1GHz的频率的时钟信号，输入脉冲发生器可以具有8GHz到32GH组的频率，除法器20和30可以使用1到4的除数，计数器22和32可以具有256的最大值(8比特)。寄存器28和34的输出信号(高时段计数和低时段计数)被提供给占空比控制逻辑36，其计算占空比控制器12所使用的增量信号和减量信号(每r比特)。如下面将要结合图2进行的更具体的描述，如果所计算出的占空比(h_c/(h_c+l_c))值大于期望的占空比(占空比输入)值加上一定的减量阈值(Tdec)，则所述占空比控制逻辑36将增量信号设置为0并且将减量信号设置为某个正值；如果所计算出的占空比值小于期望的占空比(占空比输入)值减去一定的增量阈值(Tinc)，则所述占空比控制逻辑36将减量信号设置为0并且将增量信号设置为某个正值。如果所计算出的占空比值位于期望占空比周围由增量和减量阈值(α)所定义的可操作的范围内，则占空比控制逻辑36将增量信号和减量信号都设置为0。图3描述了根据这些控制规则的占空比调谐范围38。占空比控制器12被来自占空比控制逻辑36的增量信号和减量信号所控制。当增量信号具有正(非零)值时时钟占空比增加，当减量信号具有正(非零)值时时钟占空比减少。占空比控制器12可以是传统的控制器，例如由日本专利申请公开号09-321590,2009-153084,2010-158004,或2010-233180所披露的那些占空比控制器中的任意一个。参考自调节占空比调谐器10的简化操作示例，本发明可以被更好地理解。在本示例中，期望输入时钟信号具有50％的占空比，即时钟源被设计成或者被编程为提供简单的方波。为了具有50％的占空比值，采用r-比特表达式来将占空比输入值设置为0.5(50％)。然而，由于制造工艺、给调谐器10供电的特定电压源、以及温度的变化，由该源产生的实际时钟信号只有45％的占空比。在这种情况下，并且在通过开启使能信号激活调谐器10之后的一个时钟周期内，计数电路针对输出时钟信号将会计算出比高时段计数更大的低时段计数。在下一个时钟周期中，占空比控制逻辑36将为增量信号生成正值，以及为减量信号生成零值。占空比控制器12将接收这些纠正信号，并且作为相应地根据增量信号所指示的数量增加占空比。在后续的时钟周期中，如果占空比未处于目标范围38，则同样的对高时钟时段和低时钟时段的评估和占空比纠正将会再次进行。该过程将重复到占空比位于目标范围(50％±α)。然后，根据本示例，调谐器10的环境温度变化了，导致输入时钟信号的占空比增加，进而使得输出时钟信号的占空比变为55％。在这种情况下，仍然在占空比发生起伏后的一个周期内，计数电路针对输出时钟信号计算得到的高时段计数大于低时段计数，因此占空比控制逻辑36为减量信号生成正值，为增量信号生成零值；占空比控制器12作为响应地将占空比减少至50％。与以上所述的方式相同，这一过程持续到占空比位于目标范围内(50％±α)。本领域技术人员可以理解，50％的占空比值只是一个实例，调谐器可以用来调整具有任何占空比值的信号。参考图2，描述根据本发明的占空比控制逻辑36的一个实施例的详细结构。占空比控制逻辑36接收高计数信号(h_c)、低计数信号(l_c)(每q个比特)、以及占空比输入信号(r比特)。信号h_c和l_c在“a/(a+b)”算数操作单元40中被用来计算有效占空比(r比特)。算数操作单元40可以基于低计数和高计数的比值来计算有效占空比，因为a/(a+b)＝1/(1+b/a)。占空比算数操作单元40的输出被用作两个减法器42和44以及比较器46的一个输入。减法器42和44以及比较器46的另一个输入是占空比输入信号(r比特)，其指示针对给定应用的期望占空比值。期望占空比是在外部确定的，其值可以通过多种方式设置，例如手动方式、编程方式、熔断集成电路设计中的熔丝的方式。比较器46具有Tinc和Tdec输入端，这两个值分别是用于增加控制和减少控制的阈值的量。被连接到Tinc和Tdec端的增量阈值和减量阈值信号(都是r比特)是在外部确定的，与占空比输入(期望占空比)被确定的方式一样。这些值被设置为避免当实际占空比值几乎位于期望值的时候反复进行占空比调谐。这对应于±α的占空比容错，即图3中示出为38的占空比免调谐范围。比较器46的输出相应地指示实际占空比是否小于期望时钟占空比减去Tinc或者大于期望占空比加上Tdec。如果实际占空比小于期望时钟占空比减去Tinc，比较器46激活去往第一乘法器48的上方输出信号。乘法器48接收零值(“00…0”)输入信号(r比特)，并且从减法器42接收输入信号(期望占空比超过实际占空比的量，r比特)。后一个输入信号在来自比较器46的上方输出信号为有效时被传递给“inc”输出信号作为增量信号。如果实际占空比等于或者大于期望时钟占空比减去Tinc，则从比较器46到乘法器48的上方输出信号保持为无效，从而为增量信号产生“00…0”(r比特)的输出。如果实际占空比大于期望占空比加上Tdec，比较器46激活去往第二乘法器50的下方输出信号。乘法器50接收零值(“00…0”)输入信号(r比特)，并且从减法器44接收输入信号(实际占空比超过期望占空比的量，r比特)。后一个输入信号在来自比较器46的下方输出信号为有效时被传递给“dec”输出信号作为减量信号。如果实际占空比等于或者小于期望占空比加上Tdec，则从比较器46到乘法器50的下方输出信号保持为无效，从而为减量信号产生“00…0”(r比特)的输出。增量信号和减量信号然后被占空比控制器用来自动地调节输入时钟信号的占空比。作为示例，并且仍然不意图限制本发明的应用，在所有示例性实现中，占空比控制逻辑36接收8比特(q)计数输入信号(h_c和l_c信号)，以及9比特(r)占空比输入信号，并且生成9比特(r)输出信号(增量信号和减量信号)。环形振荡器14的频率可能会取决于工艺、温度或供电电压的变化而波动，因此除法器20和30所生成的脉冲的数目随着时间也可能不一致。然而，由占空比控制逻辑36作为“占空比”计算出的脉冲计数的比值却是独立于这种变化的，因此占空比控制器12所实现的调谐也不受工艺、温度或者供电电压的变化的影响，并且这种占空比调谐具有快速的响应，因为其进行实时的反馈。图4是时序图，示出调谐器10的示例性实现在不同节点处的信号，这些节点在图1中被标注为a-j。输出时钟信号位于图的最上方，然后是节点i和j处的两个延迟时钟信号(分别去往寄存器和计数器的时钟输入信号)。当输出时钟信号是高时，NAND门16在输出端进行脉冲，如节点a所示；分频后的脉冲被通过节点b发往计数器22。节点c处的计数值在输出时钟保持高电平时持续增长，但是在该期间节点d处的高计数信号保持前一周期中的值(hc0)，因为寄存器28还没有锁存。当节点i处的延迟信号切换到低电平，当前的高时段计数值(hc1)被加载到寄存器28，即被输出到节点d。之后不久，节点j处的延迟信号切换到低电平，在节点c处将计数器22复位。这一循环每次在输出时钟信号为高时重复，从而生成连续的高计数值(hi:i＝2,3,…)。当输出时钟信号为低时，NOR门18在输出端进行脉冲，如节点e所示。分频后的脉冲被通过节点f发往计数器32。节点g处的计数值在输出时钟保持低电平时持续增长，但是在该期间节点h处的低计数信号保持前一周期中的值(lc0)，因为寄存器34还没有锁存。当节点i处的延迟信号切换到高电平，当前的低时段计数值(lc1)被加载到寄存器34，即被输出到节点h。之后不久，节点j处的延迟信号切换到高电平，在节点g处将计数器32复位。这一循环每次在输出时钟信号为低时重复，从而生成连续的低计数值(li:i＝2,3,…)。每次高计数信号和低计数信号(位于节点d和节点h)被更新，即在节点i处的延迟时钟信号的上升沿和下降沿，增量信号和减量信号在占空比控制逻辑36中被生成。对于对占空比调谐的精度要求较低的系统，可以通过为Tinc和Tdec设置较大的值来缩短占空比调谐的时段。如果希望较少的频率反馈，那么这一反馈控制的数目可以被降低。本发明可以应用于任何需要对信号进行占空比调整的电子系统中。图5示出调谐器10尤其有优势的众多可能示例中的一个。动态电路60具有两个输入信号A和B。当去往动态电路60的时钟输入是低状态时，该电路处于预充电阶段，其中输出电容被充电，而无论A、B及其组合逻辑的值。当时钟输入信号是高状态时，电路处于评估阶段，其中输出值取决于输入A和输入B的值。对于这一应用，在时钟信号变为高之前，输入信号A和B必须被设置在低逻辑电平。进一步，在时钟信号变为低之前，输出必须被捕获。因此，非常关键的是，时钟的占空比必须精确，从而确保正确的电路性能。如果电路要求预充电时段大于评估时段，其占空比可以被设置为小于50％的合适值。如果电路要求评估时段比预充电时段更长，则占空比可以被设置为大于50％的合适值。使用调谐器10来提供调节后的时钟信号确保占空比不会被工艺、温度或者供电电压的变化所影响。在图5的示例中，动态电路60是NAND门，但是本领域技术人员理解该时钟原则同样应用于其他动态电路。其他重要的应用包括阵列电路、电平敏感锁存器、采样保持电路、以及开关电容积分器。对于诸如使用字线驱动器的存储器阵列的阵列电路，字线信号(读取线和写入线)的宽度影响到阵列的读取和写入性能。字线信号的宽度由时钟信号的有效(高或者低)时段支配，因此应该被小心地控制。在电平敏感锁存器(或者D-锁存器)中，数据在时钟信号的高(或者低)电平时从D输入传输到Q输出，并且在时钟信号低(或者高)电平时被锁存。相应地，将对应于电平敏感锁存器的传输时段的时钟信号高(或者低)时段设置得尽可能长，这是非常重要的。然而，传输时段又应该足够短，以免引起保持违例(竞赛)。因此，性能优化需要精确的占空比调谐。对于采样保持电路，数据在时钟信号的高电平被采样，并且在时钟信号的低电平被保持。时钟信号的占空比确定采样时段和保持时段的比例；这一比例需要被精确地控制，以便为电路保持合适的阻容(RC)常数。在开关电容积分器中，电荷通过传输门开关从数据输入传输到数据输出。为了用该积分器实现理想的性能，时钟信号的占空比应该被控制为尽可能接近50％。这些应用不应该被理解为具有限制性含义，因为许多其他电路也是占空比控制的目标。虽然已经参考特定的实施例描述了本发明，但是上述说明并非意图被理解为具有限制性含义。对本领域技术人员而言，在参考了对本发明的描述的情况下，对已经公开的实施例的许多修改，以及本发明的替换实施例，都是显而易见的。例如，占空比控制逻辑36被描述为向占空比控制器12提供增量信号和减量信号这两个信号，但是在替换实施例中，占空比控制逻辑36可以将占空比控制数据编码在一个信号(r比特)中，该一个信号可以被占空比控制器解码以得到分离的增量信号和减量信号。因此，可以预期，可以在不脱离由所附权利要求书所定义的本发明范围的情况下进行这些修改。