一种无采保流水线adc时钟偏移校准电路及其控制方法
【专利摘要】本发明公开了一种无采保流水线ADC时钟偏移校准电路，包括无采保流水线ADC，所述无采保流水线ADC包括依次连接的第一级电路、第二级电路至第N级电路和数字逻辑单元，且每级电路包括比较器subADC和MDAC模块；还包括校准电路，所述校准电路由第一比较器、第二比较器、校准控制单元以及时钟边缘延时调整模块组成。本发明在进行校准时不需要中断模数转换器的正常工作，可以极大提高无采样保持放大器模数转换器的输入频率，既提高了工作效率，又可以提高芯片的成品率。
【专利说明】一种无采保流水线ADC时钟偏移校准电路及其控制方法
【技术领域】
[0001]本发明涉及模数转换器【技术领域】，尤其涉及了一种无采样保持模块模数转换器时钟偏移的校准电路及其控制方法。
【背景技术】
[0002]数字接收机广泛应用于通信、高清数字电视、雷达、电子对抗、声纳以及医疗仪器等领域，相对于传统接收机而言，数字接收机具有很大优势，其核心部件是高端模数转换器(ADC)芯片，该类芯片的性能指标直接限制着数字接收机的频率、带宽、功耗、体积等特性。下一代通信基站、雷达等整机系统实现方式是中频(IF)直接采样，单个接收链路支持多通道传输，这种方案对ADC芯片性能要求比传统架构苛刻很多，同时考虑到多载波频率规划，系统需求带宽超过10MHz，因此研制高速高精度ADC芯片对于抢占高端核心集成电路设计的制高点，具有积极的作用。
[0003]功耗是高速高精度ADC芯片设计的重要指标，特别是多通道高速高精度ADC的设计。而这种高速高精度ADC通常采样流水线架构，为了降低功耗，通常采用无采样保持模块的流水线架构。除了功耗以外，还能带来不少益处，包括提高整个ADC的动态无杂散范围等。如图1所示，无采保流水线ADC没有放大器构成的采样保持模块，其第一级输入的两部分MDAC和比较器直接对动态信号进行采样，通常情况下采用这种架构ADC第一级采用3.5位、4.5位或者2.5位架构实现，采用多位每级实现相应地系统可以容忍的比较器失调变小。图1所示的无采保架构ADC第一级模块直接面对动态信号，MDAC和比较器模块分别对动态信号采样，二者采用同源时钟，同时考虑到比较器模块对MDAC的干扰问题，同时二者是不同的系统，在版图布局上采样时钟边缘不可能做到完全匹配。如图2所示，二者采样边缘的时钟偏差会给比较器带来动态的失调，体现在MDAC输出就是输出幅度变大，随着频率的增加动态的失调变得更大，当其输出幅度超出正常的范围时，如图2虚线所示，ADC后级输出错误，整个ADC只有第一个子级的AD功能。同时随着集成电路工艺尺寸的缩小，器件之间的失配变大，上述时钟通路的失配也会带来芯片成品率的降低。
【发明内容】
[0004]针对现有技术存在的不足，本发明的目的就在于提供了一种无采保流水线ADC时钟偏移校准电路及其控制方法，不但避免了在进行校准时中断转换器的正常工作，而且可以扩大模数转换器的输入频率范围，同时提高模数转换器的成品率。
[0005]为了实现上述目的，本发明采用的技术方案是这样的:一种无采保流水线ADC时钟偏移校准电路，包括无采保流水线ADC，所述无采保流水线ADC包括依次连接的第一级电路、第二级电路至第N级电路和数字逻辑单元，且每级电路包括比较器subADC和MDAC模块；所述第一级电路的MDAC模块和比较器subADC的采样电容均直接对动态信号Vi进行采样；还包括校准电路，所述校准电路由第一比较器、第二比较器、校准控制单元以及时钟边缘延时调整模块组成，所述第一比较器、第二比较器的输入信号均为第一级电路的MDAC模块的差分输出Vo、参考电压为整个无采保流水线ADC的基准电压；所述校准控制单元的输入端分别与第一比较器、第二比较器的输出端相连，且校准控制单元的输出端与时钟边缘延时调整模块相连接；所述时钟边缘延时调整模块还分别与第一级电路的比较器subADC和MDAC模块相连接；所述第一比较器、第二比较器的阈值为整个无采保流水线ADC的满幅度的最大值和最小值，且第一比较器、第二比较器的输出用来判断时钟偏差是否造成输出超出满幅。
[0006]作为一种优选方案，所述MDAC模块包括S/H、DAC和放大器，其中S/Η的输入端直接对动态信号Vi进行采样；所述DAC的输入端与比较器subADC的输出端相连，DAC的输出端与S/Η的输出端并接叠加后与放大器的输入端相连；所述放大器的输出端与校准电路相连，且放大器的增益为2H ;所述校准电路校准电路的时钟边缘延时调整模块的输入时钟为S/Η的底板采样时钟、输出接比较器subADC的底板采样时钟。
[0007]作为一种优选方案，所述无采保流水线ADC的最大输入差分峰峰值为VFS ;所述第一比较器的参考电压VT为VFS/2，第二比较器的参考电压VB为-VFS/2。
[0008]一种实现无采保流水线ADC时钟偏移校准电路的控制方法，所述校准控制单元受第一比较器与第二比较器控制，在无采保流水线ADC正常工作且输入信号幅度不超过满幅度的情况下，当校准控制单元设置的K个周期内第一比较器、第二比较器的输出存在高电平时，校准控制单元立即启动校准，校准控制输出按一定的规律生成累加或者递减的数字编码，其每变换一次输出时，等待K个周期，根据这K个周期内判断第一比较器与第二比较器是否输出高电平相应调整，如果输出为高电平，继续调整输出，如果第一比较器与第二比较器输出为低电平时，则校准成功，此时校准控制单元输出保持不变；当外界环境的电压或者温度发生变化时，时钟的偏移导致输出错误时，该校准控制单元继续启动校准，校准单元输出经时钟边缘延时调整模块对比较器subADC的采样时钟相对MDAC模块的采样时钟的偏移进行补充，从而修正时钟偏移带来的错误。
[0009]作为一种优选方案，所述第一比较器、第二比较器实时工作的时序控制与第二级电路正常工作的比较器subADC相同；所述校准控制单元输出至时钟边缘延时调整模块，用来调节时钟边缘。
[0010]与现有技术相比，本发明的有益效果:
1.本发明在无采保流水线ADC进行时钟偏移校准时，不需要中断无采保流水线ADC的正常工作，从而提高了工作效率；
2.本发明增加了判断第一级输出是否溢出的第一比较器和第二比较器，同时尽量利用第二级现有的电路，没有增加第二级输出的负载；
3.本发明的校准跟随外界温度、电压和应力等外界环境的变化；
4.本发明可以显著提高无采保流水线ADC的最高输入频率，提高ADC产品的成品率。
【专利附图】
【附图说明】
[0011]图1是典型的无采保流水线ADC实现架构图；
图2是3.5位每级实现的理想转移曲线图与出现时钟偏移误差情形图；
图3是本发明的时钟偏移校准电路图；
图4是本发明的校准实现流程。
【具体实施方式】
[0012]以下将结合具体实施例对本发明提供的技术方案进行详细说明，应理解下述【具体实施方式】仅用于说明本发明而不用于限制本发明的范围。
[0013]实施例:
如图3所示，一种无采保流水线ADC时钟偏移校准电路，包括无采保流水线ADC，所述无采保流水线ADC包括依次连接的第一级电路、第二级电路至第N级电路和数字逻辑单元，且每级电路包括比较器subADC和MDAC模块；所述第一级电路的MDAC模块和比较器subADC的采样电容均直接对动态信号Vi进行采样；所述MDAC模块包括差分采样电容和反馈电容以及全差分的运算跨导放大器；还包括校准电路，所述校准电路由第一比较器、第二比较器、校准控制单元以及时钟边缘延时调整模块组成，所述第一比较器、第二比较器的输入信号均为第一级电路的MDAC模块的差分输出Vo、参考电压为整个无采保流水线ADC的基准电压；所述校准控制单元的输入端分别与第一比较器、第二比较器的输出端相连，且校准控制单元的输出端与时钟边缘延时调整模块相连接；所述时钟边缘延时调整模块还分别与第一级电路的比较器subADC和MDAC模块相连接；所述第一比较器、第二比较器的阈值为整个无采保流水线ADC的满幅度的最大值和最小值，且第一比较器、第二比较器的输出用来判断时钟偏差是否造成输出超出满幅；所述MDAC模块包括S/H、DAC和放大器，其中S/Η的输入端直接对动态信号Vi进行采样；所述DAC的输入端与比较器subADC的输出端相连，DAC的输出端与S/Η的输出端并接叠加后与放大器的输入端相连；所述放大器的输出端与校准电路相连，且放大器的增益为2Ν4 ;所述校准电路校准电路的时钟边缘延时调整模块的输入时钟为S/Η的底板采样时钟、输出接比较器subADC的底板采样时钟；其中无采保流水线ADC的最大输入差分峰峰值为VFS ;所述第一比较器的参考电压VT为VFS/2，第二比较器的参考电压VB为-VFS/2。
[0014]一种实现无采保流水线ADC时钟偏移校准电路的控制方法，所述校准控制单元受第一比较器与第二比较器控制，在无采保流水线ADC正常工作且输入信号幅度不超过满幅度的情况下，当校准控制单元设置的K个周期内第一比较器、第二比较器的输出存在高电平时，校准控制单元立即启动校准，校准控制输出按一定的规律生成累加或者递减的数字编码，其每变换一次输出时，等待K个周期，根据这K个周期内判断第一比较器与第二比较器是否输出高电平相应调整，如果输出为高电平，继续调整输出，如果第一比较器与第二比较器输出为低电平时，则校准成功，此时校准控制单元输出保持不变；当外界环境的电压或者温度发生变化时，时钟的偏移导致输出错误时，该校准控制单元继续启动校准，校准单元输出经时钟边缘延时调整模块对比较器subADC的采样时钟相对MDAC模块的采样时钟的偏移进行补充，从而修正时钟偏移带来的错误；所述第一比较器、第二比较器实时工作的时序控制与第二级电路正常工作的比较器subADC相同；所述校准控制单元输出至时钟边缘延时调整模块，用来调节时钟边缘。
[0015]如图4所示，校准流程如图4所示，首先根据系统最初的默认值，校准判断第一比较器与第二比较器产生校准与否的控制信号，当K个周期内第一比较器与第二比较器输出存在高电平时启动校准基准，此时校准控制单元调节输出编码，时钟边缘延时调整模块根据此编码相应调整时钟边缘，输出编码每次按照最小单位进行变化，然后在等待K个采样周期的第一比较器与第二比较器的判断结果，如果第一比较器与第二比较器输出存在高电平，调节编码继续变化，如此往复直至第一比较器与第二比较器在K个连续采样周期内输出低电平低电平为止。时钟边缘延时调整模块根据接收到的数字信号调节时钟边缘，并送给比较器SUbADC进行采样处理。经过有限个周期的校准，最终时钟偏移被调节到整个无采保流水线ADC可以接受的范围内保持不变，如果出现外界环境的变化，导致输出错误，后台校准控制单元继续调节直至将其调节到容许范围内。
[0016]本发明可以用于任何无采保架构的流水线ADC，并不限于本实施例图2所举的3.5位的第一级实现。
[0017]最后需要说明的是，以上实施例仅用以说明本发明的技术方案而非限制性技术方案，本领域的普通技术人员应当理解，那些对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，均应涵盖在本发明的权利要求范围当中。
【权利要求】
1.一种无采保流水线ADC时钟偏移校准电路，其特征在于:包括无采保流水线ADC，所述无采保流水线ADC包括依次连接的第一级电路、第二级电路至第N级电路和数字逻辑单元，且每级电路包括比较器subADC和MDAC模块；所述第一级电路的MDAC模块和比较器subADC的采样电容均直接对动态信号Vi进行采样；还包括校准电路，所述校准电路由第一比较器、第二比较器、校准控制单元以及时钟边缘延时调整模块组成，所述第一比较器、第二比较器的输入信号均为第一级电路的MDAC模块的差分输出Vo、参考电压为整个无米保流水线ADC的基准电压；所述校准控制单元的输入端分别与第一比较器、第二比较器的输出端相连，且校准控制单元的输出端与时钟边缘延时调整模块相连接；所述时钟边缘延时调整模块还分别与第一级电路的比较器subADC和MDAC模块相连接。
2.根据权利要求1所述的一种无采保流水线ADC时钟偏移校准电路，其特征在于:所述MDAC模块包括S/H、DAC和放大器，其中S/Η的输入端直接对动态信号Vi进行采样；所述DAC的输入端与比较器subADC的输出端相连，DAC的输出端与S/Η的输出端并接叠加后与放大器的输入端相连；所述放大器的输出端与校准电路相连，且放大器的增益为;所述校准电路校准电路的时钟边缘延时调整模块的输入时钟为S/Η的底板采样时钟、输出接比较器subADC的底板采样时钟。
3.根据权利要求1所述的一种无采保流水线ADC时钟偏移校准电路，其特征在于:所述无采保流水线ADC的最大输入差分峰峰值为VFS ;所述第一比较器的参考电压VT为VFS/2，第二比较器的参考电压VB为-VFS/2。
4.一种实现权利要求1所述的无采保流水线ADC时钟偏移校准电路的控制方法，其特征在于:所述校准控制单元受第一比较器与第二比较器控制，在无采保流水线ADC正常工作且输入信号幅度不超过满幅度的情况下，当校准控制单元设置的K个周期内第一比较器、第二比较器的输出存在高电平时，校准控制单元立即启动校准，校准控制输出按一定的规律生成累加或者递减的数字编码，其每变换一次输出时，等待K个周期，根据这K个周期内判断第一比较器与第二比较器是否输出高电平相应调整，如果输出为高电平，继续调整输出，如果第一比较器与第二比较器输出为低电平时，则校准成功，此时校准控制单元输出保持不变；当外界环境的电压或者温度发生变化时，时钟的偏移导致输出错误时，该校准控制单元继续启动校准，校准单元输出经时钟边缘延时调整模块对比较器subADC的采样时钟相对MDAC模块的采样时钟的偏移进行补充，从而修正时钟偏移带来的错误。
5.根据权利要求4所述的一种无采保流水线ADC时钟偏移校准电路的控制方法，其特征在于:所述第一比较器、第二比较器实时工作的时序控制与第二级电路正常工作的比较器subADC相同。
【文档编号】H03M1/10GK104283560SQ201410543858
【公开日】2015年1月14日 申请日期:2014年10月15日 优先权日:2014年10月15日
【发明者】朱从益, 张保宁, 沈辉 申请人:朱从益