一种vco摆幅自动校准的电路和方法
【技术领域】
[0001]本发明涉及一种集成电路，特别涉及电感-电容压控振荡器(LCVC0)的一种摆幅监测技术及自动摆幅校准技术。
【背景技术】
[0002]在现代通信系统中，电感-电容压控振荡器(LCVC0)是一个极其关键的模块，其调谐范围和相位噪声决定了一个接收机的基本性能。由于相位噪声性能较好，电感-电容压控振荡器(LCVC0)被广泛用于射频锁相环(PLL)电路中，用以生成频率受控信号。在一定的范围内，相位噪声随着LCVC0的振荡信号摆幅的增大而增大。然而，在LCVC0的设计中，无论是片上集成的电感、电容元件还是片外分立的电感电容元件，其Q值都会随工艺、温度等外部条件的变化而变化，难以保证产品一致性。同时LCVC0的偏置电流也会随工艺和温度变化而变化，因此难以保证VC0工作时振荡信号摆幅的稳定性。在Q值很大的场合，理论上可以降低VC0的工作电流，得到同样的摆幅，获得同样的VC0性能。相反，最严重的情况下如果Q值太小，LCVC0会不满足起振条件，停止振荡。
【发明内容】
[0003]针对上述问题，本发明公开一种VC0摆幅自动校准的电路和方法。本发明的目的是，实现LCVC0振荡摆幅的自动控制:当某种寄生因素导致摆幅太小时，自动增大摆幅；当某种寄生因素导致摆幅太大时，自动减小摆幅。实际上本发明间接保证了 LCVC0的相位噪声性能。为了实现本发明的发明目的，发明人是通过如下技术方案实现的。
[0004]本发明公开的VC0摆幅自动校准的电路包括摆幅监测电路、比较电路、逻辑电路、VC0及其摆幅控制电路。通过一种新型的摆幅监测电路对由锁相环(PLL)中压控振荡器(VC0)生成的振荡信号摆幅进行监测、反馈、比较、控制，实现VC0摆幅自动校准。
[0005]具体的校准过程描述如下:通过Start信号和时钟信号，启动自动摆幅校准电路，逻辑电路每个时钟周期产生一组控制信号，控制LCVC0的振荡信号摆幅，一旦摆幅监测电路输出信号Vamp高于目标摆幅Vref，比较电路产生Stop信号，逻辑电路产生Latch信号，并产生ΑΜΡ_0Κ信号，校准过程完成。
[0006]本发明的优点及效果在于:
(1)本发明的新型摆幅监测电路工作频率高，引入反馈电路保证了监测精度高。
[0007](2)本发明的逻辑电路简单，校准算法实用，从根本上保证了 LCVC0能够满足起振条件。
[0008](3)本发明可以实现摆幅自动校准，校准之后的VC0可以取得相位噪声性能和功耗的最优折衷。
[0009]附图简述
通过附图中的图形，以示例方式，而非限制方式来图解本发明的实施例，在这些附图中相同的参考数字指代相似的元件。
[0010]图1是本发明的锁相环(PLL)电路的图示。
[0011]图2是本发明的用于图1中的PLL的摆幅自动校准电路的图示。
[0012]图3是本发明的用于图2中PLL的VC0及其摆幅控制电路的图示。
[0013]图4是本发明的用于图2中摆幅自动校准电路的摆幅监测电路的图示。
[0014]图5是本发明的用于图2中摆幅自动校准电路的逻辑电路示意图及校准过程示意图。
[0015]具体实施方法
图1示出了使用LCVC0的PLL电路。通常包括相位-频率检测器(PFD) 101，电荷泵(CP) 102，环路滤波器(LF) 103，LCVC0104(包括摆幅自动校准电路106和自动频率校准(AFC)电路107)，可编程分频器电路105，缓冲器电路108。
[0016]PFD 101接收参考时钟信号(Fref)并和Dividerl05输出的反馈时钟(Fdiv)进行相位或频率的比较，生成反映相位或频率差的误差信号。当反馈信号频率低于参考时钟信号时，产生Up信号，控制CP102对环路滤波器103充电；当反馈时钟频率高于参考时钟信号时，产生Down信号，控制CP102对环路滤波器103放电。充电或放电可以使LCVC0的输入信号(VT)增大或减小，从而适当地提高或降低LCVC0104的振荡信号(Fvco)频率。为了防止负载牵引效应和提高驱动能力，采用缓冲器电路(Buffer) 108输出最终的PLL输出信号(Fpll)。
[0017]自动频率控制电路107 (AFC)监测VT信号，选择校准边带，控制LCVC0的输出频率；自动摆幅校准电路106监测LCVC0的输出信号摆幅，通过控制电流，控制LCVC0的摆幅。
[0018]图2示出了本发明中利用摆幅监测电路进行自动摆幅校准的实施例。包括摆幅监测电路204，比较电路201，逻辑电路202，LCVC0及其摆幅控制电路203。如图所示，所有的电路接成反馈环路。通过对由锁相环(PLL)中压控振荡器(VC0)生成的振荡信号摆幅进行监测、反馈、比较、控制，实现VC0摆幅自动校准。通过Start信号和时钟信号，启动自动摆幅校准电路，逻辑电路每个时钟周期产生一组控制信号(C3C2C1C0)，控制LCVC0的振荡信号摆幅，一旦摆幅监测电路输出信号Vamp高于目标摆幅Vref，比较电路产生Stop信号，逻辑电路产生Latch信号，并产生ΑΜΡ_0Κ信号，校准过程完成。
[0019]图3示出了本发明的LCVC0及其摆幅控制电路的实施例。4bit控制码(C3C2C1C0)控制4路开关(S3S2S1S0)，对应控制4bit的二进制电流源是否接入LCVC0核心电路(LCTank)中，二进制电流源的大小决定了 LC Tank的差分振荡信号(VC0_P\VC0_N)摆幅，lb电流源不受控制信号控制。其中，射频NM0S管丽1、丽2交叉耦合，PM0S管MP1、MP2交叉耦合，它们和电感L、电容C 一起组成了 LCVC0核心电路(LC Tank)。
[0020]图4示出了本发明的摆幅监测电路的实施例。LCVC0生成的差分时钟信号VC0_P、VC0_N，通过电容CAP1、CAP2和Rl、R2构成的高通滤波器耦合到摆幅监测电路的差分输入端V+\V-。摆幅监测电路的主体电路由偏置电流Ibias