校准电路及其方法
【专利摘要】本发明涉及电路，公开了一种校准电路及其方法。本发明中，可以减小同相和正交之间的相位和振幅失配。一种电路包括相位合成器和四个输出端口。该相位合成器增加同相正输入和正交正输入以获得同向正输出，增加同相负输入和正交负输入以获得同相负输出，增加上述同相负输入和正交正输入以获得一个正交正输出，增加上述同相正输入和正交负输入以获得正交负输出。上述四个输出端口分别被配置为输出同相正输出、同相负输出、正交正输出和正交负输出。
【专利说明】校准电路及其方法
【技术领域】
[0001]本申请涉及电路，特别涉及但不限于一种校准电路和方法。
【背景技术】
[0002]同相正交(In-phase and the Quadrature,简称“I/Q”)信号处理被广泛应用于传统通信收发器。然而，上述I/O信号处理存在同相和正交支路之间的振幅和相位失配问题，也被称为I/o不平衡或I/O失配问题。上述I/O不平衡是收发器中的一个严重性能瓶颈。同相信号和正交信号之间的振幅(增益)和相位失配降低接收器(RX)侧的信噪比(Signal-to-noise Rat1,简称 “SNR”)和发射器(TX)侧的误差矢量幅度(Error VectorMagnitude,简称“EVM”)。上述1/0不平衡主要源于本地振荡器(Local Oscillator,简称“L0”)，因此，有必要减少本地振荡发生器中的1/0不平衡。
【发明内容】
[0003]根据本发明一实施例，公开了一种电路。该电路包括相位合成器和四个输出端口。该相位合成器增加同相正输入和正交正输入以获得同相正输出，增加同相负输入和正交负输入以获得同相负输出，增加上述同相负输入和正交正输入以获得正交正输出，增加上述同相正输入和正交负输入以获得正交负输出。上述四个输出端口分别被配置为输出同相正输出、同相负输出、正交正输出和正交负输出。
[0004]上述相位合成器，可以减小同相和正交之间的相位失配。
[0005]可选地，该相位合成器还包括第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管、第一阻抗、第二阻抗、第三阻抗和第四阻抗。第一 NMOS晶体管的栅极被配置为接收同相正输入。第二 NMOS晶体管的栅极接收同相负输入。第三NMOS晶体管的栅极被配置为接收正交正输入。第四NMOS晶体管的栅极被配置为接收正交负输入。第一 NMOS晶体管的漏极和第三NMOS晶体管的漏极与第一阻抗连接。该第一阻抗与电源Vcc连接。第二 NMOS晶体管的漏极和第四NMOS晶体管的漏极与第二阻抗连接。该第二阻抗与电源Vcc连接。第五NMOS晶体管的栅极被配置为接收正交正输入。第六NMOS晶体管的栅极被配置为接收正交负输入。第七NMOS晶体管的栅极被配置为接收同相负输入。第八NMOS晶体管的栅极被配置为接收同相正输入。第五NMOS晶体管的漏极和第七NMOS晶体管的漏极与第三阻抗连接。该第三阻抗与电源Vcc连接。第六NMOS晶体管的漏极和第八NMOS晶体管的漏极与第四阻抗连接。该第四阻抗与电源Vcc连接。
[0006]可选地，该电路还包括第一功率检测器、第二功率检测器和比较器。第一功率检测器被配置为将同相正输出和同相负输出转换为第一直流电压。第二功率检测器被配置为将正交正输出和正交负输出转换为第二直流电压。比较器被配置为比较第一直流电压和第二直流电压，并将比较结果反馈至相位合成器。
[0007]上述第一功率检测器、第二功率检测器、比较器和相位合成器，可以减小同相和正交之间的相位和振幅失配。
[0008]可选地，第一功率检测器还被配置为将第一 NMOS晶体管的漏极与第三NMOS晶体管的漏极上的交流电压和第二NMOS晶体管的漏极与第四NMOS晶体管的漏极上的交流电压转换为第一直流电压。第二功率检测器被配置为将第五NMOS晶体管的漏极与第七NMOS晶体管的漏极上的交流电压和第六NMOS晶体管的漏极与第八NMOS晶体管的漏极上的交流电压转换为第二直流电压。
[0009]可选地，第一功率检测器和第二功率检测器的每个还包括第九NMOS晶体管、第十NMOS晶体管、第i^一NMOS晶体管、第十二NMOS晶体管、第一电容、第二电容、第三电容、第一电阻、第二电阻、第三电阻和电流源。第一电容的一极被配置为接收第一 NMOS晶体管的漏极与第三NMOS晶体管的漏极上的电压。该第一电容的另一极通过第一电阻与第一偏置电压连接。该第一电容的另一极还与第九NMOS晶体管的栅极连接。第九NMOS晶体管的漏极连接电源Vdd，该第九NMOS晶体管的源极与第十二 NMOS晶体管的漏极连接。第二电容的一极被配置为接收第二 NMOS晶体管的漏极与第四NMOS晶体管的漏极上的电压。该第二电容的另一极通过第二电阻与第一偏置电压连接。该第二电容的另一极还与第十NMOS晶体管的栅极连接。该第十NMOS晶体管的漏极连接电源Vdd。该第十NMOS晶体管的源极与第十二 NMOS晶体管的漏极连接。第九NMOS晶体管的源极、第十NMOS晶体管的源极和第十二NMOS晶体管的漏极还连接第三电阻的一极。该第三电阻的另一极连接第三电容的一极。该第三电容的另一极接地。第十二 NMOS晶体管的源极接地。功率检测器的输出端口连接第三电阻的另一极。第十二 NMOS晶体管的栅极连接第十一 NMOS晶体管的栅极和漏极。第十一 NMOS晶体管的漏极连接电流源。该第十一 NMOS晶体管的源极接地。该电流源连接电源 Vdd。
[0010]可选地，该电路还包括第十三NMOS晶体管、第十四NMOS晶体管和第十五NMOS晶体管。第一 NMOS晶体管的源极、第二 NMOS晶体管的源极、第三NMOS晶体管的源极和第四NMOS晶体管的源极都连接第十三NMOS晶体管的漏极。第十三NMOS晶体管的栅极连接比较器的输出端口。第十三NMOS晶体管的源极连接第十五NMOS晶体管的漏极。第五NMOS晶体管的源极、第六NMOS晶体管的源极、第七NMOS晶体管的源极和第八NMOS晶体管的源极都连接第十四NMOS晶体管的漏极。第十四NMOS晶体管的栅极接收第二偏置电压。第十四NMOS晶体管的源极也连接第十五NMOS晶体管的漏极。第十五NMOS晶体管的栅极还被配置为接收第三偏置电压。第十五NMOS晶体管的源极接地。
[0011]本发明还公开了一种方法。该方法包括以下步骤:增加同相正输入和正交正输入以获得同相正输出；增加同相负输入和正交负输入以获得同相负输出；增加同相负输入和正交正输入以获得正交正输出；增加同相正输入和正交负输入以获得正交负输出；分别输出同相正输出、同相负输出、正交正输出和正交负输出。
[0012]可选地，该方法还包括以下步骤:将同相正输出和同相负输出转换为第一直流电压；将正交正输出和正交负输出转换为第二直流电压；比较第一直流电压和第二直流电压，并产生比较结果；根据该比较结果，调整同相正输出、同相负输出、正交正输出和正交负输出，从而减小第一直流电压和第二直流电压之间的差异。
【专利附图】
【附图说明】
[0013]本发明的非限制性和非详尽的各实施例将参照下列附图进行说明，其中在各种附图中除详细说明的以外类似参考数字标记指示类似部件。
[0014]图1为示出了根据本发明一实施例的电路的方框图；
[0015]图2为示出了根据本发明一实施例的电路20的示意图；
[0016]图3为示出了根据本发明一实施例的相位合成器的输出的示意图；
[0017]图4为示出了根据本发明一实施例的功率检测器的示意图；
[0018]图5为示出了根据本发明一实施例的方法的流程图；
[0019]图6为示出了根据本发明另一实施例的方法的流程图。
【具体实施方式】
[0020]现将对本发明的各种方面和实例进行说明。以下的描述为了全面理解和说明这些实施例而提供了特定细节。但是，本领域的普通技术人员可以理解，即使没有许多这些细节，也可以实施本发明。此外，一些公知结构或功能可能不被示出或详细描述，以避免不必要地模糊相关说明。
[0021]图1是示出了根据本发明一实施例的电路10的方框图。
[0022]如图1所示，电路10包括相位合成器100和四个输出端口 110。该相位合成器100增加一个同相正输入和一个正交正输入以获得一个同相正输出、增加一个同相负输入和一个正交负输入以获得一个同相负输出、增加通过上述同相负输入和正交正输入以获得一个正交正输出、和增加通过上述同相正输入和正交负输入以获得一个正交负输出。上述四个输出端口 110,分别被配置为输出同相正输出、同相负输出、正交正输出和正交负输出。上述相位合成器，可以减小同相和正交之间的相位失配。
[0023]图2是示出了根据本发明一实施例的电路20的示意图。电路20包括相位合成器200。该相位合成器200还包括第一 NMOS晶体管Ml、第二 NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6、第七NMOS晶体管M7和第八NMOS晶体管M8。该相位合成器200还包括第一阻抗Z1、第二阻抗Z2、第三阻抗Z3和第四阻抗Z4。
[0024]如图2所示，第一 NMOS晶体管Ml的栅极被配置为接收同相正输入i_ip。第二NMOS晶体管M2的栅极接收同相负输入i_in。第三NMOS晶体管M3的栅极被配置为接收正交正输入i_qp。第四NMOS晶体管M4的栅极被配置为接收正交负输入i_qn。第一 NMOS晶体管Ml的漏极和第三NMOS晶体管M3的漏极与第一阻抗Zl连接。该第一阻抗Zl与电源Vcc连接。该第二 NMOS晶体管M2的漏极和第四NMOS晶体管M4的漏极与第二阻抗Z2连接。该第二阻抗Z2与电源Vcc连接。该相位合成器200的第一输出端口连接第一 NMOS晶体管Ml的漏极和第三NMOS晶体管M3的漏极，并输出信号o_ip，该信号o_ip为同相正输出。因此，输出信号o_ip的电压与同相正输入i_ip和正交正输入i_qp的电压之和成正比。该相位合成器200的第二输出端口连接第二 NMOS晶体管M2的漏极和第四NMOS晶体管M4的漏极，并输出信号o_in,该信号o_in为同相负输出。因此，输出信号o_in的电压与同相负输入i_in和正交负输入i_qn的电压之和成正比。
[0025]第五NMOS晶体管M5的栅极被配置为接收正交正输入i_qp。第六NMOS晶体管M6的栅极被配置为接收正交负输入i_qn。第七NMOS晶体管M7的栅极被配置为接收同相负输；Vi_in。第八NMOS晶体管M8的栅极被配置为接收同相正输入i_ip。第五NMOS晶体管M5的漏极和第七NMOS晶体管M7的漏极与第三阻抗Z3连接。该第三阻抗Z3与电源Vcc连接。第六NMOS晶体管M6的漏极和第八NMOS晶体管M8的漏极与第四阻抗TA连接。该第四阻抗Z4与电源Vcc连接。该相位合成器200的第三输出端口连接第五NMOS晶体管M5的漏极和第七NMOS晶体管M7的漏极，并输出信号o_qp，该信号o_qp为正交正输出。因此，输出信号o_qp的电压与正交正输入i_qp和同相负输入i_in的电压之和成正比。该相位合成器200的第四输出端口连接第六NMOS晶体管M6的漏极和第八NMOS晶体管M8的漏极，并输出信号o_qn,该信号o_qn为正交负输出。因此，输出信号o_qn的电压与正交负输入i_qn和同相正输入i_ip的电压之和成正比。
[0026]虽然在图2中，阻抗Z1、Z2、Z3和Z4被显示为电感，但Z1、Z2、Z3和Z4也可以作为电阻被实施。
[0027]可选地，虽然未在图2中显示，但是第一 NMOS晶体管Ml的源极、第二匪OS晶体管M2的源极、第三NMOS晶体管M3的源极和第四NMOS晶体管M4的源极都可以连接第一电流源，而第五NMOS晶体管M5的源极、第六NMOS晶体管M6的源极、第七匪OS晶体管M7的源极和第八NMOS晶体管M8的源极都可以连接第二电流源。
[0028]可选地，如图2所示，电路20还包括第一功率检测器210、第二功率检测器220和比较器230。第一功率检测器210被配置为将同相正输出o_ip和同相负输出o_in转换为第一直流电压VDC_I。第二功率检测器220被配置为将正交正输出o_qp和正交负输出o_qn转换为第二直流电压VDC_Q。比较器230被配置为比较第一直流电压VDC_I和第二直流电压VDC_Q，并将该比较结果反馈至上述相位合成器200。上述第一功率检测器210、第二功率检测器220、比较器230和相位合成器200，可以减小信号的同相和正交支路之间的相位和振幅失配。
[0029]可选地，第一功率检测器210还被配置为将第一 NMOS晶体管Ml的漏极与第三NMOS晶体管M3的漏极上的交流电压和所述第二 NMOS晶体管M2的漏极与第四NMOS晶体管M4的漏极上的交流电压转换为所述第一直流电压VDC_I。第二功率检测器220被配置为将第五NMOS晶体管M5的漏极与第七NMOS晶体管M7的漏极上的交流电压和第六NMOS晶体管M6的漏极与第八NMOS晶体管M8的漏极上的交流电压转换为第二直流电压VDC_Q。
[0030]图3是示出了根据本发明一实施例的相位合成器的输出的示意图。相位失配校准操作如下。如图3所示，依据平行四边形对角线相互垂直的平行四边形原理，相位合成器的输出“o_ip”和“o_in”的相位垂直于“o_qp”和“o_qn”。因此，输入信号的相位失配得以校准。
[0031]图4是示出了根据本发明一实施例的第一功率检测器210的示意图。第一功率检测器210和第二功率检测器220具有相似结构。下文以第一功率检测器210为例，本领域的普通技术人员可以理解，第二功率检测器220具有与第一功率检测器210实质相同的结构。如图4所示，第一功率检测器210和第二功率检测器220中的每个还包括第九NMOS晶体管M9、第十NMOS晶体管M10、第i^一 NMOS晶体管Ml1、第十二 NMOS晶体管M12、第一电容Cl、第二电容C2、第三电容C3、第一电阻R1、第二电阻R2、第三电阻R3和电流源II。第一电容Cl的一极被配置为接收第一 NMOS晶体管Ml的漏极和第三NMOS晶体管M3的漏极上的电压。也就是说，该第一电容Cl的该极作为该第一功率检测器210的端口 Vip。该第一电容Cl的另一极通过第一电阻Rl连接第一偏置电压1st VBIAS0该第一电容Cl的另一极还与第九NMOS晶体管M9的栅极连接。该第九NMOS晶体管M9的漏极连接电源Vdd。该第九NMOS晶体管M9的源极连接第十二 NMOS晶体管M12的漏极。第二电容C2的一极被配置为接收第二 NMOS晶体管M2的漏极和第四NMOS晶体管M4的漏极上的电压。该第二电容C2的另一极通过第二电阻R2与第一偏置电压1st VBIAS连接。该第二电容C2的另一极还与第十NMOS晶体管MlO的栅极连接。该第十NMOS晶体管MlO的漏极连接电源Vdd。该第十NMOS晶体管MlO的源极与第十二 NMOS晶体管M12的漏极连接。第九NMOS晶体管M9的源极、第十NMOS晶体管MlO的源极和第十二 NMOS晶体管M12的漏极还连接第三电阻R3的一极。该第三电阻R3的另一极连接第三电容C3的一极。该第三电容C3的另一极接地(gnd)。第十二 NMOS晶体管M12的源极接地(gnd)。第一功率检测器210的输出端口 Vout连接该第三电阻R3的另一极。第十二 NMOS晶体管M12的栅极连接第i^一 NMOS晶体管Mll的栅极和漏极。该第i^一 NMOS晶体管Mll的漏极连接电流源II。该第i^一 NMOS晶体管Mll的源极接地(gnd)。该电流源Il连接电源Vdd。
[0032]第一功率检测器210采用全波整流。全波整流器将整个输入波形在其输出端转换为一个恒定极性(正或负)。全波整流将输入波形的两种极性转换为直流(DC)，并产生更高的平均输出电压。第一功率检测器210的输出与输入信号的振幅成正比。
[0033]返回参照图2，电路20还包括第十三NMOS晶体管M13、第十四NMOS晶体管M14和第十五NMOS晶体管M15。第一 NMOS晶体管Ml的源极、第二 NMOS晶体管M2的源极、第三NMOS晶体管M3的源极和第四NMOS晶体管M4的源极都连接第十三NMOS晶体管M13的漏极。第十三NMOS晶体管Ml3的栅极连接比较器230的输出端口。第十三NMOS晶体管Ml3的源极连接第十五NMOS晶体管M15的漏极。第五NMOS晶体管M5的源极、第六NMOS晶体管M6的源极、第七NMOS晶体管M7的源极和第八NMOS晶体管M8的源极都连接第十四NMOS晶体管M14的漏极。第十四NMOS晶体管M14的栅极接收第二偏置电压2nd VBIAS，第十四NMOS晶体管M14的源极也连接第十五NMOS晶体管M15的漏极。第十五NMOS晶体管M15的栅极还被配置为接收第三偏置电压3rd VBIAS0第十五NMOS晶体管M15的源极接地(gnd)。
[0034]振幅失配校准的工作原理如下。通过第一功率检测器210，输出信号o_ip和o_in的振幅被转换为第一直流(DC)信号VDC_I。第一直流(DC)信号VDC_I与输出信号o_ip和o_in成正比。通过第二功率检测器220,输出信号o_qp和o_qn的振幅被转换为第二直流(DC)信号VDC_Q。第二直流(DC)信号VDC_Q与输出信号0_ca^P0_qn成正比。信号VDC_I与VDC_Q连接负反馈环路中的比较器230。
[0035]具体而言，当输出信号o_ip和o_in的振幅比输出信号o_qp和o_qn的振幅大时，VDC_I大于VDC_Q。因此，比较器的输出VDC_0UT将减小。然后，通过M13的电流将减小。因此，o_ip和o_in的振幅也会减小。
[0036]当输出信号o_ip和o_in的振幅比输出信号o_cip和o_qn的振幅小时,VDC_I小于VDC_Q。比较器的输出VDC_0UT将增大。然后，通过M13的电流将增大。因此，0_丨？和0_111的振幅也会增大。
[0037]最后，该负反馈环路将使得o_qp和o_qn的振幅等于o_ip和o_in的振幅。因此，信号的同相和正交支路的振幅失配得以校准。
[0038]图5为示出了根据本发明一实施例的方法50的流程图。方法50包括以下步骤:增加同相正输入和正交正输入以获得同相正输出(510);增加同相负输入和正交负输入以获得同相负输出(520);增加上述同相负输入和正交正输入以获得正交正输出(530);增加上述同相正输入和正交负输入以获得正交负输出(540);分别输出同相正输出、同相负输出、正交正输出和正交负输出(550)。
[0039]图6为示出了根据本发明另一实施例的方法50A的流程图。如图6中所示，方法50A还包括以下步骤:将同相正输出和同相负输出转换为第一直流电压(560);将正交正输出和正交负输出转换为第二直流电压(570);比较第一直流电压和第二直流电压并产生比较结果(580);根据该比较结果，调整同相正输出、同相负输出、正交正输出和正交负输出，从而减小第一直流电压和第二直流电压之间的差异(590 )。
[0040]本领域的技术人员可以理解，可以组合不同实施例的元件以产生另一技术方案。该书面说明书使用实例来公开本发明，包括最优模式，并且也使任何本领域的技术人员能够实施本发明，包括制造和使用任何装置或系统并执行任何所结合的方法。本发明的专利范围由权利要求书限定，并可包括本领域技术人员想到的其他实例。这些其他实例如果具有与本权利要求书的文字语言相同的结构元件，或包括与本权利要求书的文字语言没有本质区别的等同结构元件，则这些其他实例意欲在该权利要求书的范围内。
【权利要求】
1.一种电路，其特征在于，包括: 相位合成器，被配置为: 增加同相正输入和正交正输入以获得同相正输出； 增加同相负输入和正交负输入以获得同相负输出； 增加所述同相负输入和所述正交正输入以获得正交正输出； 增加所述同相正输入和所述正交负输入以获得一个正交负输出；以及四个输出端口，分别被配置为输出所述同相正输出、所述同相负输出、所述正交正输出和所述正交负输出。
2.根据权利要求1所述的电路，其特征在于，所述相位合成器还包括第一NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管、第一阻抗、第二阻抗、第三阻抗和第四阻抗，其中， 所述第一 NMOS晶体管的栅极被配置为接收所述同相正输入，所述第二 NMOS晶体管的栅极接收所述同相负输入，所述第三NMOS晶体管的栅极被配置为接收所述正交正输入，所述第四NMOS晶体管的栅极被配置为接收所述正交负输入，所述第一 NMOS晶体管的漏极和所述第三NMOS晶体管的漏极与所述第一阻抗连接，所述第一阻抗与电源Vcc连接，所述第二 NMOS晶体管的漏极和所述第四NMOS晶体管的漏极与所述第二阻抗连接，所述第二阻抗与所述电源Vcc连接； 所述第五NMOS晶体管的栅极被配置为接收所述正交正输入，所述第六NMOS晶体管的栅极被配置为接收所述正交负输入，所述第七NMOS晶体管的栅极被配置为接收所述同相负输入，所述第八NMOS晶体管的栅极被配置为接收所述同相正输入，所述第五NMOS晶体管的漏极和所述第七NMOS晶体管的漏极与所述第三阻抗连接，所述第三阻抗与所述电源Vcc连接，所述第六NMOS晶体管的漏极和所述第八NMOS晶体管的漏极与所述第四阻抗连接，所述第四阻抗与所述电源Vcc连接。
3.根据权利要求2所述的电路，其特征在于，所述电路还包括: 第一功率检测器，被配置为将所述同相正输出和所述同相负输出转换为第一直流电压； 第二功率检测器，被配置为将所述正交正输出和所述正交负输出转换为第二直流电压； 比较器，被配置为比较所述第一直流电压和所述第二直流电压，并将比较结果反馈至所述相位合成器。
4.根据权利要求3所述的电路，其特征在于，所述第一功率检测器还被配置为将所述第一 NMOS晶体管的漏极与第三NMOS晶体管的漏极上的交流电压和所述第二 NMOS晶体管的漏极与所述第四NMOS晶体管的漏极上的交流电压转换为所述第一直流电压； 所述第二功率检测器被配置为将所述第五NMOS晶体管的漏极与所述第七NMOS晶体管的漏极上的交流电压和所述第六NMOS晶体管的漏极与所述第八NMOS晶体管的漏极上的交流电压转换为所述第二直流电压。
5.根据权利要求4所述的电路，其特征在于，所述第一功率检测器和第二功率检测器的每个还包括第九NMOS晶体管、第十NMOS晶体管、第i^一 NMOS晶体管、第十二 NMOS晶体管、第一电容、第二电容、第三电容、第一电阻、第二电阻、第三电阻和电流源，其中， 所述第一电容的一极被配置为接收所述第一 NMOS晶体管的漏极与所述第三NMOS晶体管的漏极上的电压，所述第一电容的另一极通过所述第一电阻与第一偏置电压连接，所述第一电阻的另一极还与所述第九NMOS晶体管的栅极连接，所述第九NMOS晶体管的漏极连接电源Vdd，所述第九NMOS晶体管的源极与所述第十二 NMOS晶体管的漏极连接； 所述第二电容的一极被配置为接收所述第二NMOS晶体管的漏极与所述第四NMOS晶体管的漏极上的电压，所述第二电容的另一极通过第二电阻与所述第一偏置电压连接，所述第二电容的另一极还与所述第十NMOS晶体管的栅极连接，所述第十NMOS晶体管的漏极连接所述电源Vdd，所述第十NMOS晶体管的源极与所述第十二 NMOS晶体管的漏极连接； 所述第九NMOS晶体管的源极、所述第十NMOS晶体管的源极和所述第十二 NMOS晶体管的漏极还连接所述第三电阻的一极，所述第三电阻的另一极连接所述第三电容的一极，所述第三电容的另一极接地，所述第十二 NMOS晶体管的源极接地，所述功率检测器的输出端口连接所述第三电阻的另一极； 所述第十二 NMOS晶体管的栅极连接所述第十一 NMOS晶体管的栅极和漏极，所述第十一 NMOS晶体管的漏极连接所述电流源，所述第十一 NMOS晶体管的源极接地，所述电流源连接所述电源Vdd。
6.根据权利要求5所述的电路，其特征在于，还包括第十三NMOS晶体管、第十四NMOS晶体管和第十五NMOS晶体管，其中， 所述第一 NMOS晶体管的源极、所述第二 NMOS晶体管的源极、所述第三NMOS晶体管的源极和所述第四NMOS晶体管的源极都连接所述第十三NMOS晶体管的漏极，所述第十三NMOS晶体管的栅极连接所述比较器的输出端口，所述第十三NMOS晶体管的源极连接所述第十五NMOS晶体管的漏极； 所述第五NMOS晶体管的源极、所述第六NMOS晶体管的源极、所述第七NMOS晶体管的源极和所述第八NMOS晶体管的源极都连接所述第十四NMOS晶体管的漏极，所述第十四NMOS晶体管的栅极接收第二偏置电压，所述第十四NMOS晶体管的源极也连接所述第十五NMOS晶体管的漏极； 所述第十五NMOS晶体管的栅极被配置为接收第三偏置电压，所述第十五NMOS晶体管的源极接地。
7.根据权利要求6所述的电路，其特征在于，所述第二偏置电压和所述第三偏置电压为恒定电压。
8.一种方法，其特征在于，所述方法包括以下步骤: 增加同相正输入和正交正输入以获得同相正输出； 增加同相负输入和正交负输入以获得同相负输出； 增加所述同相负输入和所述正交正输入以获得正交正输出； 增加所述同相正输入和所述正交负输入以获得正交负输出； 分别输出所述同相正输出、所述同相负输出、所述正交正输出和所述正交负输出。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括以下步骤: 将所述同相正输出和所述同相负输出转换为第一直流电压； 将所述正交正输出和所述正交负输出转换为第二直流电压； 比较所述第一直流电压和所述第二直流电压，并产生比较结果； 根据所述比较结果，调整所述同相正输出、所述同相负输出、所述正交正输出和所述正交负输出，从而减小所述第一直流电压和第二直流电压之间的差异。
【文档编号】H04B1/40GK104348483SQ201310341587
【公开日】2015年2月11日 申请日期:2013年8月6日 优先权日:2013年8月6日
【发明者】不公告发明人 申请人:博通集成电路（上海）有限公司