频谱成形电压到电流转换器的制作方法

本公开涉及锁相环路，并且更具体地，涉及在锁相环路的压控振荡器中的自适应电压到电流转换器。

背景技术：

锁相环路(PLL)被用在从电信到电子设备的各种应用中。例如，PLL被用于解调信号、生成具有与参考周期信号的整数倍相等的频率的周期信号、被用在大型微处理器的时钟分布网络中等等。

PLL通常包括大电容器，以用于稳定输出信号和/或过滤可能被添加到输入信号的高频噪声。因此，PLL占用集成电路的较大面积并且增加了集成电路的尺寸和制造成本。

一种减小用于稳定输出信号和/或过滤高频噪声的电容器的尺寸的方法是减小用于生成输出信号的压控振荡器(VCO)的增益。减小压控振荡器的增益也减小了PLL的频率范围。因此，在高频应用中，有益的是使得VCO具有大的频率范围而不使用大电容器来稳定输出信号和/或过滤输入信号的高频噪声。

技术实现要素：

实施例涉及一种压控振荡器(VCO)。实施例还涉及一种存储压控振荡器的表示的非瞬态计算机可读介质。

VCO包括放大器，该放大器接收控制信号和反馈信号并且基于控制信号与反馈信号之间的差异来生成放大器输出信号。VCO还包括用于基于放大器输出信号生成振荡输出信号的电路。此外，VCO包括反馈放大器，该反馈放大器基于放大器的输出生成反馈信号。该反馈放大器具有负载，负载与第二电阻器并联连接的第一电阻器，第二电阻器具有可调节电阻。反馈放大器可以例如是共源放大器。

在一些实施例中，反馈放大器还包括低通滤波器(LPF)，该低通滤波器基于反馈放大器生成的反馈信号而生成电阻控制信号。由低通滤波器生成的电阻控制信号控制第二电阻器的可调节电阻。

在一些实施例中，反馈放大器的低通滤波器的极点小于锁相环路的带宽。

在一些实施例中，低通滤波器包括耦合在低通滤波器的输入与低通滤波器的输出之间的第三电阻器，以及耦合在低通滤波器的输出与地(ground)之间的第一电容器。

具有可调节电阻的第二电阻器可以是压控电阻器。在一些实施例中，压控电阻器包括第二晶体管，第二晶体管具有连接到电阻控制信号的栅极。备选地，压控电阻器包括开关和与开关串联耦合的电阻器，当电阻控制信号低于阈值时，该开关断开。

在一些实施例中，用于生成振荡输出信号的电路包括电流镜以及流控振荡器，电流镜用于基于放大器输出信号生成输出电流，(ICO)，流控振荡器用于基于输出电流生成振荡输出信号。电流镜可以生成比通过负载的电流更大的输出电流。

附图说明

通过考虑以下结合附图的详细描述，能够容易理解实施例的教导。

图1是根据一个实施例的锁相环路的框图。

图2A是根据一个实施例的在锁相环路中使用的压控振荡器的电路图。

图2B是根据一个实施例的具有共源共栅(cascoded)晶体管的压控振荡器的电路图。

图3A是根据一个实施例的在压控振荡器中的反馈网络的电路图。

图3B是根据一个实施例的在压控振荡器中具有退化晶体管的反馈网络的电路图。

图4是根据一个实施例的低通滤波器的电路图。

图5是根据一个实施例的图示了随着VCO控制电压(Vctrl)的频率而变化的压控振荡器的增益(KVCO)的图。

图6是根据一个实施例的图示了随着Vctrl而变化的压控振荡器的频率的图。

具体实施方式

附图和以下详细描述仅仅涉及以解释说明的方式给出的优选实施例。应当注意，从以下讨论中，本文中公开的结构和方法的备选实施例将容易被标识为可以在不脱离这些实施例的原理的情况下被应用的可行备选方式。

现在将详细参照若干实施例，这些实施例的示例被图示在附图中。注意，在可用的时候，相同或相似参考标记可以在这些附图中被使用并且可以指示相同或相似功能。附图仅出于解释说明的目的来描绘实施例。

图1是根据一个实施例的锁相环路(PLL)的框图。PLL 100接收输入时钟(CLK_in)作为输入并且输出输出时钟(CLK_out)。PLL 100包括相位/频率检测器(PFD)110、环路滤波器120、压控振荡器(VCO)130和分频器(1/N)140。

PFD 110将输入时钟(CLK_in)与输出时钟(CLK_out)相比较。PFD 110确定CLK_in与CLK_out之间的相位差异，并且生成相位误差E。相位误差信号E指示CLK_in与CLK_out之间的相位差异。

在一些实施例中，在输出时钟(CLK_out)的相位被与输入时钟(CLK_in)的相位相比较之前，使用分频器(1/N)140划分输出时钟(CLK_out)的频率。分频器140可以使用计数器来划分输出时钟(CLK_out)的频率。例如，分频器(1/N)140可以每N个周期生成一个信号。也就是说，输出时钟(CLK_out)的频率被除以N。在某些实施例中，N是2的幂(例如2、4、8、16、32)。在其他实施例中，输出时钟(CLK_out)的频率可以被除以任何任意整数值。

相位误差E然后被输入给环路滤波器120。环路滤波器120过滤相位误差的高频分量并且生成控制电压(V_ctrl)。环路滤波器120的截断频率决定了PLL的稳定性。环路滤波器120确定PLL对诸如输入时钟CLK_in中的抖动之类的影响如何进行响应。例如，如果CLK_in抖动，不将CLK_in中的抖动传播到PLL的输出可能是有利的。通常，PLL的环路滤波器具有比CLK_in的频率的十分之一更小的截断频率。环路滤波器120的截断频率受在环路滤波器120中使用的电容器的电容的控制。具有大电容值的电容器占用PLL中的大面积，并且因此可能增加制造包括PLL的集成电路(IC)的成本。例如，电容器可能占用环路滤波器的90％的面积，并且环路滤波器可能占用PLL的大约50％的面积。在一个实施例中，环路滤波器120是低通滤波器。

压控振荡器(VCO)130从环路滤波器120接收控制电压(V_ctrl)并且基于V_ctrl的值产生周期输出信号。

图2A和图2B图示了根据不同实施例的VCO的电路图。图2A和图2B的VCO包括运算放大器(op-amp)250、反馈放大器260、电流镜270和流控振荡器240。

op-amp 250接收由环路滤波器120生成的控制电压信号(V_ctrl)和反馈放大器260的输出电压信号(V_fb)以作为输入，并且基于V_ctrl与V_fb之间的差异生成放大器输入信号(Vo)。例如，op-amp 250的输出(Vo)可以是：

Vo＝A(V_fb-V_ctrl) (1)

op-amp 250的输出被提供为反馈放大器260的输入。反馈放大器接收op-amp 250的输出电压信号(Vo)并且生成反馈电压信号(V_fb)。

图2A的VCO 130的反馈放大器260是共源放大器。共源放大器260包括晶体管M1和负载210。晶体管M1接收op-amp 250的输出电压信号(Vo)以作为输入并且生成与Vo的值成比例的反馈电压信号(V_fb)。负载210耦合到晶体管M1的漏极。

负载210由电阻网络形成，该电阻网络包括与压控电阻器230并联的电阻器R。电阻器R具有固定电阻。压控电阻器230具有可调节电阻，该可调节电阻受低通滤波器(LPF)220控制。通常，随着放大器输出信号(Vo)的电压降低，压控电阻器230的电阻也降低。

图2A的反馈放大器的增益(β)可以例如是：

其中gm是晶体管M1的跨导，并且R_D是负载210的电阻。负载210的电阻(R_D)由以下给定：

其中R₂₃₀是压控电阻器230的电阻。在一些实施例中，如图3A所示，晶体管T3被用作压控电阻器。在这个实施例中，R_D将由以下给定：

其中gm_T3是被用作压控电阻器230的晶体管的跨导，并且ω_pi是LPF 220的极点。因此，放大器输出电压(Vo)将等于：

电流镜270基于op-amp 250的输出电压(Vo)的值来生成输出电流(I_out)。电流镜270包括晶体管M1和晶体管M2。晶体管M2可以比晶体管M1大N倍，从而输出电流(Io)比流通过负载210的电流大N倍。换言之，M2的跨导比M1的跨导大N倍。I_out的值可以由以下给定：

其中gm_M2是晶体管M2的跨导。在处于平衡时，如果op-amp 250的增益A非常大，V_fb将基本等于V_ctrl。因此，I_out可以由以下给定：

在一些实施例中，LPF 220被设计为具有比PLL环路带宽小得多的极点。PLL环路带宽是对PLL追踪输入时钟和抖动的能力的一种度量。更高的PLL带宽意味着PLL能够更快调节输出频率。具有比PLL环路带宽小得多的极点的LPF 220减小了基于输出电压(Vo)的高频分量而生成的输出电流(I_out)的量级。在这个实施例中，V_ctrl的高频分量由LPF 220过滤掉，并且I_out由以下给定：

在低频处，压控电阻器230被导通。当压控电阻器230导通时，R_D的值降低，增加了输出电流I_out的量级。例如，在非常低的频率(例如，接近于DC频率)处，I_out的量级是：

图3A和图3B图示了压控电阻器230的不同实施例。在图3A的实施例中，压控电阻器230是晶体管T3。在这个实施例中，当晶体管T3导通时，压控电阻器的电阻等于：

在图3B的实施例中，压控电阻器230包括晶体管T3和电阻器R3。因此，当晶体管T3导通时，压控电阻器的电阻等于：

在其他实施例中，压控电阻器230包括受LPF 220的输出控制的开关和与该开关串联的电阻器R3。当LPF 220的输出低于阈值(V_th230)时，压控电阻器的开关断开，并且当LPF 220的输出高于阈值(V_th230)时，压控电阻器的开关闭合。因此，当LPF 220的输出低于V_th230时，压控的电阻是无限大的(即是开路)，并且当LPF 220的输出高于V_th230时，该电阻是R3。

图4图示了低通滤波器(LPF)220的一个实施例。图2的LPF 220包括电阻器R4和电容器C4。在一些实施例中，电容器C4是金属氧化物半导体(MOS)电容器。在其他实施例中，电容器C4是反向偏压二极管。在另外的实施例中，电容器C4是MOSFET，其中源级和漏级连接到彼此。

图4的LPF 220具有一个极点。可以使用具有任何数目的极点的LPF。例如，具有两个电阻器和两个电容器的低通滤波器可以被用于控制压控电阻器230。增加LPF 220的极点的数目增加了LPF在较高频率处关断的有效性，但是也基本上增加由LPF 220占用的面积。

由电流镜270生成的电流(I_out)被馈送给流控振荡器(ICO)240。ICO 240然后生成周期振荡时钟信号(CLK_out)，该周期振荡时钟信号(CLK_out)具有与I_out的值成比例的频率。因此，VCO 130的增益将被给定为：

其中KVCO是VCO 130的频率增益，并且KICO是ICO 240的频率增益。也就是说，KVCO根据VCO的输入电压来描述VCO 130的输出信号的频率，并且KICO根据ICO 240的输入电流来描述ICO 240的输出信号的频率。

图2B图示了VCO 130的一个不同的实施例。图2B的VCO 130使用共源共栅晶体管M3来增加反馈放大器260的增益。类似地，共源共栅电流镜晶体管M4在电流镜270中被使用，以匹配反馈放大器260的晶体管的配置。为了偏置晶体管M3和M4，电压源Vbias可以被提供给VCO 130。备选地，可以添加附加电路来提供用于晶体管M3和M4的期望偏置。使用共源共栅反馈放大器260和共源共栅电流镜270有利地增加了VCO的电源衰减率。在其他实施例中，不同配置可以被用于反馈放大器260。例如，源极负反馈可以被用在VCO 130的反馈放大器260中。

图5是根据一个实施例的图示了随着V_ctrl而变化的压控振荡器的增益(KVCO)的图。在低频率的情况中，LPF 220导通压控电阻器230并且压控振荡器的增益(DC-KVCO)是：

在较高频率处，LPF 220关断压控电阻器230并且压控振荡器的增益(AC-KVCO)是：

大的DC-KVCO允许PLL具有大的频率范围，同时低的AC-KVCO防止输入时钟(CLK_in)的波动传播到输出时钟(CLK_out)。例如，小AC-KVCO可以防止输入时钟(CLK_in)中的抖动传播到输出时钟(CLK_out)。

因此，能够通过选择电阻器R的不同值来调节输入时钟(CLK_in)的波动传播到输出时钟(CLK_out)的影响。此外，可以通过调节压控电阻器230的值(例如，通过调节晶体管T3的跨导)来调节PLL的频率范围。例如，具有较大跨导的晶体管可以被用于增加VCO 130的增益并且增加PLL 100的频率范围。在一些实施例中，可以进一步选择电阻器R的值以增加反馈环路的稳定性和相位裕度。

由于VCO 130本身能够减小输入时钟(CLK_in)的波动传播到输出时钟(CLK_out)的影响，因此可以将较小的回路滤波器120用于PLL 100。

图6是图示了随着控制电压(V_ctrl)而变化的压控振荡器的频率的图。图6的图对应于当V_ctrl恒定(例如，是DC值)时的情况。也就是说，图6的图示出了用于V_ctrl的DC分量的PLL的影响。如图6所示，随着Vctrl的电压水平增加，周期输出时钟(CLK_out)的频率也增加。在一些实施例中，周期输出时钟(CLK_out)的频率与V_ctrl之间的关系是非线性的。例如，VCO频率与V_ctrl之间的关系是多项式(例如二次方程式)。使用公式(9)，可以推导出周期输出时钟(CLK_out)的频率被给出为：

并且

其中V_th是晶体管T3的阈值电压，μ_n是电子的迁移率，c_ox是晶体管T3的栅极氧化电容，W是晶体管T3的宽度，并且L是晶体管T3的通道长度。因此，使用公式(15)和(16)，能够看出，周期输出时钟(CLK_out)的频率可以具有关于V_ctrl的二次方程式的关系。在另一个实施例中，VCO频率与V_ctrl之间的关系是指数关系。

在一个实施例中，PLL 100的表示或者他的任何个体组件可以被存储为非瞬态计算机可读介质(例如，硬盘、闪存，光驱)中的数据。这些表示可以是行为级别、寄存器传送级别、逻辑组件级别、晶体管级别和布局几何级别的描述。

通过阅读本公开内容，本领域技术人员将通过所公开的实施例的原理而理解仍然存在另外的备选结构和功能设计。因此，当具体实施例和应用已经被图示和描述时，要理解，这些实施例无意被限制到本文中公开的精确结构和组件，并且本领域技术人员将清楚对本文公开的方法和装置的布置、操作和细节做出各种修改、改变和变形，而不偏离所附权利要求定义的精神和范围。