鉴频鉴相器、电荷泵和锁相环电路的制作方法

本发明涉及锁相频率合成技术领域，特别是涉及一种鉴频鉴相器、电荷泵和锁相环电路。

背景技术：

频率综合器可以产生一个或多个频率信号，为数字系统和射频接收发送器提供时钟信号和本振信号。

带有Σ-Δ调制器的小数分频频率综合器在现代无线射频通讯技术中被广泛使用。小数分频频率综合器，其具有高的频率分辨率等特点，小数分频频率综合器的模块中，鉴频鉴相器(PFD)和电荷泵(CP)的作用是把输入参考时钟信号和反馈时钟信号的相位差值转换为模拟信号，来控制压控振荡器(VCO)的频率。

由于在环路锁定时，电路主要工作在相位差为零的附近区域，而这一区域恰恰时非线性较为严重的区域，且相位噪声较大。因此，现有技术存在着线性度差和相位噪声大的问题。

技术实现要素：

本发明实施例解决的问题是如何提高锁相环中鉴频鉴相器和电荷泵的传输曲线的线性度，并降低锁相环电路的相位噪声。

为解决上述问题，本发明实施例提供了一种鉴频鉴相器，所述鉴频鉴相器包括：

第一上升沿D触发器、第二上升沿D触发器、第一与门逻辑电路、第二与门逻辑电路和复位电路；

所述第一上升沿D触发器的数据输入端耦接于高电平，时钟信号输入端耦接于基准时钟信号，复位端耦接于所述复位电路的输出端，输出端与所述第一与门逻辑电路的第一输入端耦接，所述第一与门逻辑电路的第二输入端 与第一控制信号耦接，输出端与电荷泵耦接；

所述第二上升沿D触发器的数据输入端耦接于高电平，时钟信号输入端耦接于所述反馈时钟信号，复位端耦接于所述复位电路的输出端，输出端与所述第二与门逻辑电路的第一输入端耦接，所述第二与门逻辑电路的第二输入端与第二控制信号耦接，输出端与所述电荷泵耦接；

其中，所述第一控制信号与所述第二控制信号为相位相反的电平信号。

可选地，所述第一与门逻辑电路包括第一与非门和第一反相单元；

所述第一与非门的第一输入端耦接于所述第一上升沿D触发器的输出端，第二输入端与所述第一控制信号耦接，输出端与所述第一反相单元的输入端耦接，所述第一反相单元的输出端与所述电荷泵耦接。

可选地，所述第二与门逻辑电路包括第二与非门和第二反相单元；

所述第二与非门的第一输入端耦接于所述第二上升沿D触发器的输出端，第二输入端与所述第二控制信号耦接，输出端与所述第二反相单元的输入端耦接，所述第二反相单元的输出端与所述电荷泵耦接。

可选地，所述复位电路为与门；

所述与门的第一输入端与所述第一上升沿D触发器的输出端耦接，第二输入端分别与所述第二上升沿D触发器的输出端耦接，输出端分别与所述第一上升沿D触发器的复位端和所述第二上升沿D触发器的复位端耦接。

本发明实施例还提供了一种电荷泵，所述电荷泵包括：第一控制开关和第一电流源、第二控制开关和第二电流源，以及充电补偿单元、放电补偿单元和控制装置，其中：

所述第一控制开关的第一端与电源耦接，第二端与所述第一电流源的第一端耦接，控制端与鉴频鉴相器的提高频率的脉冲信号耦接，所述第一电流源的另一端耦接于所述电荷泵的输出端；

所述第二控制开关的第一端与所述电荷泵的输出端耦接，第二端与所述第二电流源的第一端耦接，控制端与鉴频鉴相器的降低频率的脉冲信号耦接，所述第二电流源的第二端耦接于地线；

所述充电补偿单元耦接于所述电源与所述电荷泵的输出端之间，所述放电补偿单元耦接于所述电荷泵的输出端和所述地线之间；

所述控制装置分别与所述充电补偿单元和所述放电补偿单元耦接，适于当检测到所述鉴频鉴相器输出的提高频率的脉冲信号关闭，降低频率的脉冲信号开启时，控制所述充电补偿单元开启，并控制所述放电补偿单元关闭；当检测到所述鉴频鉴相器输出的降低频率的脉冲信号关闭，提高频率的脉冲信号开启时，控制所述放电补偿单元开启，并控制所述充电补偿单元关闭。

可选地，所述充电补偿单元包括至少一个充电补偿子单元；

所述充电补偿子单元包括充电控制开关和充电电流源，所述充电控制开关的第一端与所述电源耦接，第二端与所述充电电流源的第一端耦接，控制端与所述控制装置耦接，所述充电电流源的第二端耦接于所述电荷泵的输出端。

可选地，当所述充电补偿单元包括两个以上所述充电补偿子单元时，各个所述充电补偿子单元之间并联连接。

可选地，当所述充电补偿单元包括两个以上所述充电补偿子单元时，各个所述充电补偿子单元中的充电电流源相同或者不同。

可选地，所述放电补偿单元包括至少一个放电补偿子单元；

所述放电补偿子单元包括放电控制开关和放电电流源，所述放电电流源的第一端与所述电荷泵耦接，第二端与所述放电控制开关的第一端耦接，所述放电控制开关的第二端与所述地线耦接，控制端与所述控制装置耦接。

可选地，所述放电补偿单元包括两个以上的所述放电补偿子单元时，各个所述放电补偿子单元之间并联连接。

可选地，所述放电补偿单元包括两个以上的所述放电补偿子单元时，所述放电补偿子单元中的放电电流源相同或者不同。

本发明实施例还提供了一种锁相环电路，所述锁相环电路包括上述的鉴频鉴相器和上述的电荷泵。

与现有技术相比，本发明的技术方案具有以下的优点：

上述技术方案，通过鉴频鉴相器输出的信号对充电补偿单元或放电补偿单元进行控制，对电荷泵的充电电流和放电电流进行补偿，使得锁相环电路中鉴频鉴相器和电荷泵的传输曲线整体上移或者下移，从而可以提升锁相环的线性度。同时，与提升频率的脉冲信号耦接的第一控制开关在所述提升频率的脉冲信号关闭时处于关闭状态，与降低频率的脉冲信号耦接的第二控制开关在所述降低频率的脉冲信号关闭时处于关闭状态，可以将减少因第一控制开关、第二控制开关的导通引入的开关噪声、热噪声和闪烁噪声，可以降低锁相环路的相位噪声。

附图说明

图1是本发明实施例中的一种鉴频鉴相器的结构示意图；

图2是本发明实施例中的一种电荷泵的结构示意图；

图3是本发明实施例中的一种锁相环电路中的鉴频鉴相器和电荷泵的连接结构示意图；

图4是本发明实施例中的一种鉴频鉴相器工作在第一种工作模式时各种信号的示意图；

图5是本发明实施例中在第一种工作模式的鉴频鉴相器和电荷泵的传输曲线与现有技术中的鉴频鉴相器和电荷泵的传输曲线的比较示意图；

图6是本发明实施例中的一种鉴频鉴相器工作在第二种工作模式时各种信号的示意图；

图7是本发明实施例中工作在第二种工作模式时的鉴频鉴相器和电荷泵的传输曲线与现有技术中的鉴频鉴相器和电荷泵的传输曲线的比较示意图。

具体实施方式

在小数分频频率综合器中，鉴频鉴相器(PFD)和电荷泵(CP)的作用是把输入参考时钟信号和反馈时钟信号的相位差值转换为模拟信号，来控制压控振荡器(VCO)的频率。

但传统的PFD电路存在鉴相死区的问题，即当输入参考时钟信号和反馈时钟信号的相位差很小时，不足以打开CP中电流源的开关，导致输出电流近 似为0；当相位误差积累到一定值时，CP电流源开关才打开，这会导致PFD/CP的线性度变差；非线性度会导致Σ-Δ的带外高频量化噪声折叠到低频的带内，导致带内相噪变差。因此，现有技术中的鉴频鉴相器和电荷泵存在着线性度差且相位噪声大的问题。

为解决现有技术中存在的上述问题，本发明实施例采用的技术方案通过鉴频鉴相器输出的信号对充电补偿单元或放电补偿单元进行控制，对电荷泵的充电电流和放电电流进行补偿，使得锁相环电路中鉴频鉴相器和电荷泵的传输曲线整体上移或者下移，可以提升锁相环的线性度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1示出了本发明实施例中的一种鉴频鉴相器结构示意图。其中：

鉴频鉴相器100包括第一上升沿D触发器DFF1、第二上升沿D触发器DFF2，第一与门逻辑电路101、第二与门逻辑电路102和复位电路103。

第一上升沿D触发器DFF1的数据输入端(D端)耦接于高电平(Vdd)，时钟信号输入端(CK端)耦接于基准时钟信号Fref，复位端(RS端)耦接于复位电路103的第一输入端，输出端(Q端)与第一与门逻辑电路101的第一输入端耦接，第一与门逻辑电路101的第二输入端与第一控制信号(UP_EN)耦接，输出端(UP端)与电荷泵耦接。

第二上升沿D触发器DFF2的数据输入端(D端)耦接于高电平(Vdd)，时钟信号输入端(CK端)耦接于反馈时钟信号Fdiv，复位端(RS端)耦接于复位电路103的输入端，输出端(Q端)与第二与门逻辑电路102的第一输入端耦接，所述第二与门逻辑电路102的第二输入端耦接于第二控制信号(DN_EN)，输出端(DOWN端)与电荷泵耦接。

在本发明一实施例中，第一与门逻辑电路101包括第一与非门1011和第一反相单元1012。第一与非门1011的第一输入端耦接于第一上升沿D触发器102的Q端，第二输入端与第一控制信号UP_EN耦接，输出端与第一反相单元1012的输入端耦接，第一反相单元1012的输出端与电荷泵耦接。

在本发明一实施例中，第二与门逻辑电路102包括第二与非门1021和第 二反相单元1022。其中，第二与非门1021的第一输入端耦接于第二上升沿D触发器DFF2的Q端，第二输入端与第二控制信号DN_EN耦接，输出端与第二反相单元1022的输入端耦接，第二反相单元1022的输出端与电荷泵200耦接。

在本发明一实施例中，复位电路103为与门。其中，与门的第一输入端与第一上升沿D触发器DFF1的Q端耦接，第二输入端与第二上升沿D触发器DFF2的Q端耦接，输出端分别与第一上升沿D触发器DFF1的RS端和第二上升沿D触发器DFF2的RS端耦接。

图2示出了本发明实施例中的一种电荷泵的结构示意图，其中：

电荷泵200包括第一控制开关S201和第一电流源C201、第二控制开关S202和第二电流源C202，以及充电补偿单元201、放电补偿单元202和控制装置203。

其中，第一控制开关S201的第一端和电源(Vdd)耦接，第二端与第一电流源C201的第一端耦接，控制端与鉴频鉴相器输出的提高频率的脉冲信号(UP信号)耦接，第一电流源C201的第二端耦接于电荷泵200的输出端(V_C端)。

第二控制开关S202的第一端与第二电流源C202的第一端耦接，第二端与地线GND耦接，控制端与控制装置203耦接，第二电流源C202的第二端耦接于电荷泵200的V_C端。

控制装置203分别与充电补偿单元201和放电补偿单元202耦接，且充电补偿单元201耦接于电源Vdd与电荷泵200的V_C端之间，放电补偿单元202耦接于电荷泵200的V_C端和地线GND之间。

在具体实施中，充电补偿单元201可以为m个充电补偿子单元，m≥1。其中，第n(1≤n≤m)个充电补偿子单元可以包括充电控制开关S201n和充电电流源C201n；充电控制开关S201n的第一端与电源Vdd耦接，第二端与充电电流源C201n的第一端耦接，控制端与控制装置203耦接，充电电流源C201n的第二端耦接于电荷泵200的V_C端。

在具体实施中，当充电补偿子单元201中包括两个以上的充电补偿子单 元时，充电补偿子单元之间并联连接。这里需要指出的是，各个充电补偿子单元中的充电电流源C2011-C201n可以相同也可以不同，可以根据实际的需求进行设定。

在具体实施中，放电补偿单元202可以包括j个放电补偿子单元，j≥1。其中，第k(1≤k≤j)个放电补偿子单元包括放电控制开关S202k和放电电流源C202k，放电电流源C202k的第一端与电荷泵200的V_C端耦接，第二端与放电控制开关S202k的第一端耦接，放电控制开关S202k的第二端与地线GND耦接，放电控制开关S202k的控制端与控制装置203耦接。

在具体实施中，当放电补偿单元202中包括两个以上的放电补偿子单元时，放电补偿子单元之间并联连接。这里需要指出的是，各个放电补偿子单元中的放电电流源可以相同也可以不同，可以根据实际的需求进行设定。

图3示出了本发明实施例中的一种锁相环电路中的鉴频鉴相器和电荷泵的连接结构示意图。如图3所示的锁相环电路可以包括鉴频鉴相器100和电荷泵200。其中鉴频鉴相器和电荷泵的结构如前述的鉴频鉴相器100和电荷泵200，此处不做赘述。

下面分别根据第一控制信号与第二控制信号是高电平信号或者低电平信号，对本发明实施例中鉴频鉴相器的工作原理做进一步详细的介绍：

第一种工作模式：

当第一控制信号为高电平，第二控制信号为低电平时，UP信号处于正常工作状态，DOWN信号关闭。当DOWN信号关闭时，放电补偿单元202开启，向低通滤波器(图中未示出)放电。当反馈时钟信号(Fdiv)的相位滞后于基准时钟信号(Fref)的相位时，放电补偿单元202在一个周期内消耗的电荷约为(N为所开启的放电补偿子单元的个数)，基准时钟信号Fref超前在相位差期间积累的电荷约为C1*T*Δψ/2π(Δψ为相位差)，导致低通滤波器充电(KVCO为正)。随着时间的推移，反馈时钟信号Fdiv的频率逐渐增大，反馈时钟信号Fdiv与基准时钟信Fref的相位差逐渐减小，即相位差期间积累的电荷逐渐减小。当充电期间积累的电荷与放电补偿单元202的放电补偿电流在一个周期内消耗的电荷相同时，锁相环处于锁定状态，锁定时的 相位差固定为

当反馈时钟信号Fdiv的相位超前于基准时钟信号Fref的相位时，由于鉴频鉴相器100的特性，UP信号处于高电平的时间很短(基本由复位延迟时间决定)，即通过UP信号控制第一控制开关S201打开第一电流源C201向低通滤波器充电的时间很短，使得充电电荷基本可以忽略不计。而放电补偿单元202输出的放电补偿电流一直存在，放电补偿电流在一个周期中消耗的电荷约为(导致低通滤波器放电。随着时间的推移，反馈时钟信号Fdiv的频率逐渐减小，反馈时钟信号Fdiv与基准时钟信号Fref之间的相位差逐渐减小，当反馈信号Fdiv的频率逐渐接近基准时钟信号Fref的频率，由于放电补偿电流的存在，锁定时的相位差固定为

请参见图4和图5所示，第一种工作模式下锁相环锁定时相位差的增加，使得鉴频鉴相器100和电荷泵200的传输曲线从CUR51移至STR52。其中，I_CP为电荷泵输出的电流。

另外，通过控制与DOWN信号耦接的第二控制开关S202关闭，可以降低第二控制开关S202引入的开关噪声，并消除第二控制开关S202导通时引入的热噪声和闪烁噪声，从而降低锁相环的相位噪声。

第二种工作模式：

当第一控制信号为低电平，第二控制信号为高电平时，DOWN信号处于正常工作状态，UP信号关闭。当UP信号关闭时，充电补偿单元201开启，向低通滤波器充电。当所述反馈时钟信号Fdiv的相位超前于基准时钟信号Fref的相位时，充电补偿电流在一个周期内积累的电荷约为((M为所开启的充电补偿子单元的个数)，反馈时钟信号Fdiv在超前的相位差期间消耗的电荷约为C2*T*Δψ/2π，导致低通滤波器放电。随着时间的推移，反馈时钟信号Fdiv的频率逐渐减小(KVCO为正)，反馈时钟信号Fdiv与基准时钟信号Fref的相位差逐渐减小，即相位差期间消耗的电荷逐渐减小，当充电期间补偿电流积累的电荷与放电期间消耗的电荷相同时，锁相环处于锁定状态，锁定时的相位差固定为

当反馈时钟信号Fdiv的相位滞后于基准时钟信号Fref的相位时，由于鉴 频鉴相器100的特性，DOWN信号处于高电平的时间很短(基本由复位延迟时间决定)，即通过DOWN信号控制第二控制开关S202打开第二电流源C202向低通滤波器充电的时间很短，使得放电电荷基本可以忽略不计。而充电补偿单元201输出的充电补偿电流一直存在，充电补偿电流在一个周期中积累的电荷约为C3*T，导致低通滤波器充电。随着时间的推移，反馈时钟信号Fdiv的频率逐渐增大，反馈时钟信号Fdiv与基准时钟信号Fref的相位差逐渐减小，直到反馈信号Fdiv的频率逐渐接近基准时钟信号Fref的频率，最终由于充电补偿电流的存在，锁定时的相位差固定为

请参见图6和图7所示，第二种工作模式下锁相环锁定时相位差的减小，使得鉴频鉴相器100和电荷泵200的传输曲线从CUR51移至STR53。其中，I_CP为电荷泵输出的电流。

另外，通过控制与UP信号耦接的第一控制开关S201关闭，可以减小第一控制开关S201引入的开关噪声，并消除第一控制开关S201导通时引入的热噪声和闪烁噪声，从而降低锁相环的相位噪声。

这里需要指出的是，当与第一上升沿D触发器DFF1的第二输入端耦接的第一控制信号UP_EN，以及与第二上升沿D触发器DFF2的第二输入端耦接的第二控制信号DN_EN均为高电平，且电荷泵200中的充电补偿单元201和放电补偿单元202均关闭时，鉴频鉴相器100和电荷泵200将转换为现有技术中常见的鉴频鉴相器，其工作原理在此不再赘述。

本发明实施例还提供了一种锁相环电路，所述电路包括上述鉴频鉴相器和上述的电荷泵。

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。

以上对本发明实施例的方法及系统做了详细的介绍，本发明并不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。