一种SerDes用全摆幅输出VCO延迟单元设计方法与流程

本发明是一种用于10gserdes芯片低电压供电情况下，全摆幅输出vco延迟单元的设计方法。

背景技术：

随着集成电路工艺的不断进步，一方面，芯片的供电电压在不断的减少，已经由3.3v下降到了现在的1.0v，另一方面，10gserdes芯片对锁相环的工作频率范围的要求却逐渐提高，但是，低电压供电意味着较低的信号摆幅和比较高的频率-电压增益，无形中增加了vco的输出抖动，而环形vco的抖动又一直都比较差，研究表明只有当环形vco的差分输出电压是全摆幅且具有高效率的电流切换能力时，它的抖动性能才能满足高速serdes应用需求；为了保证在低电压供电条件下仍然具有较高的中心频率，且要求vco具有较宽的电压调节范围，本发明研究出了一种全摆幅差分vco结构能够在低电压供电环境下保证频率-电压增益，并且能改善相位噪声性能的方法。

技术实现要素：

一种用于10gserdes芯片低电压供电情况下，全摆幅输出vco延迟单元的设计方法，该方法包括以下步骤：

设计低电压供电情况下的vco延迟单元电路结构；

根据输出全摆幅要求确定vco电路中mos管尺寸和电流；

仿真并优化mos管尺寸和电路结构，检测vco全摆幅输出范围。

附图说明

在本专利申请的权利要求书中，具体地指出了本发明的主题，并清楚地对其提出了专利保护。现将参照以下附图具体详细说明本发明的主题，并清楚地理解本发明的有关结构和实现方法以及其目的、特征和优势；

图1为低电压供电情况下全摆幅输出vco延迟单元结构框图；

图2为vco延迟单元负载及小信号模型图；

图3为vco延迟单元控制电压和输出电流关系图；

图4为vco瞬态输出波形。

具体实施方式

在以下的详细说明中，描述了特定的细节以便提供对本发明全面的理解。然而本专业的技术人员会认识到，本发明也可以用其它相类似的细节实施。

如图1所示是本发明提出的vco延迟单元的电路结构，vco分为四个延迟单元，每个输出相差90度相位；vctrl为可调节控制电压，in和是差分输入，out和是全摆幅差分输出信号，延迟单元的负载结构电流，由控制电压vctrl控制调节。

延迟单元的负载结构对电路的电流供电能力有着重要的影响，而且，为了能够获取低抖动输出，负载单元的i-v曲线最好具有线性特性，即负载的电流随着电压线性变化，vco延迟单元负载和等效小信号模型，如图2所示。

根据图2，其负载结构的等效阻抗如下：

其中gm2,cgs,ron1分别是晶体管跨导，栅源电压和晶体管等效电阻，高频条件下，其行为类似于一个电感。

当控制电压vctrl固定时，负载输出电流io随着输出电压vo的变化而变化，近似于线性特性，有助于改善vco的噪声性能，另一方面，控制电压vctrl变化时，输出电流io也随着变化，而且具有良好的线性特性，如图3所示，这有助于提高频率-电压增益曲线的线性度。

通过仿真，vco延迟单元的瞬态输出波形，如图4所示，通过nmos晶体管耦合切换的延迟单元，具有轨到轨的全摆幅输出。

虽然此处说明描述了本发明的某此特征及一种实现方法，但是对于本专业的技术人员来说，将会出现许多修改、替换、变化和等效代换。因此，本发明的保护范围由所附的权利要求的范围为准。

技术特征：

技术总结
本发明提供了一种用于10G SerDes芯片低电压供电情况下，全摆幅输出VCO延迟单元的设计方法，具体而言，就是在10G SerDes高速串行电路环境下，低电压供电，实现全摆幅输出的VCO延迟单元设计方法。

技术研发人员：濮国亮;沈寒冰;董尧君;吴俊辉
受保护的技术使用者：苏州超锐微电子有限公司
技术研发日：2016.05.06
技术公布日：2017.11.14