一种组合拆分射频开关的制作方法

本发明涉及射频开关，具体涉及一种组合拆分射频开关。

背景技术：

无线技术的迅猛发展，特别是以LTE技术为代表3G/4G的无线技术的演进，射频前端需要支持的频段与模式越来越多越来越多，其工作频段覆盖了从700MHz到5800MHz的范围，工作模式有GSM、TDSCDMA、CDMA2000、WCDMA、FDD-LTE、TDD-LTE以及802.11a、802.11ac等。更加高速的无线连接，更宽的带宽需求，是每个射频前端芯片厂商面临的挑战。对于射频天线开关更是如此，繁多的频带范围，不同的功率需求，需要定制的开关各异。如果为某一型号的开关进行独立开发，势必会延长产品上市周期，导致产品成本增加，竞争力下降。

技术实现要素：

针对现有技术的不足，本发明公开了一种组合拆分射频开关。

本发明的技术方案如下：

一种组合拆分射频开关，射频开关包括开关阵列、逻辑阵列、电源管理模块和接口模块；所述开关阵列由至少一个开关支路级联而成；所述开关支路由至少一个开关管连接而成；所述开关管包括至少一个开关管单元；若开关管包括多个开关管单元，则多个开关管单元的连接方式为串联、并联或者多个开关管单元先串联为一组开关管单元支路，多组开关管单元支路并联；逻辑阵列由至少两个逻辑阵列的基本单元连接而成。

其进一步的技术方案为：开关管单元包括管芯；管芯是PMOS管或者NMOS管；管芯的栅极连接有栅极偏置电阻；管芯的源极和漏极之间连接有平衡电阻。

其进一步的技术方案为：所述管芯的衬底上还连接有衬底偏置电阻。

其进一步的技术方案为：所述开关管由n个开关管单元串联而成；或者，所述开关管由两组开关管单元支路并联而成，每组开关管单元支路由n/2个开关管单元串联而成；或者，所述开关管由两组开关管单元支路并联而成，每组开关管单元支路由n个开关管单元串联而成。

其进一步的技术方案为：所述开关支路由两个开关管连接而成，第一开关管的两端分别作为开关支路的输入端口和输出端口，第二开关管的一端连接在开关支路的输入端口或者输出端口，另一端接地；或者，所述开关支路由三个开关管连接而成；第一开关管和第二开关管串联，此串联支路的两端分别作为开关支路的输入端口和输出端口，第三开关管一端连接在第一开关管和第二开关管的公共端，另一端接地。

其进一步的技术方案为：所述开关阵列由多路开关支路并联而成，多路开关支路的一端均与天线输入端口连接，多路开关支路的另一端分别对应连接多个射频信号输出端口；或者，所述开关阵列由多路开关支路以树型结构的形式连接而成；第一级开关支路的一端连接天线输入端口，另一端连接多个并联的第二级开关支路；每级开关支路中的每个开关支路均并联有多个下一级开关支路；最后一级开关支路的另一端分别对应连接多个射频信号输出端口。

其进一步的技术方案为：所述逻辑阵列的基本单元包括PMOS管和NMOS管，PMOS管和NMOS管的栅极相连，PMOS管和NMOS管的其余端口均处于悬空状态。

其进一步的技术方案为：多个逻辑阵列的基本单元连接为与非门；每一个基本单元的栅极作为与非门的一个输入端口，不同基本单元的PMOS管相并联，不同基本单元的NMOS管相串联，PMOS管连接而成的并联支路的一端与NMOS管连接而成串联支路的一端相连接，作为与非门的输出端口；或者，多个逻辑阵列的基本单元连接为或非门，每一个基本单元的栅极作为或非门的一个输入端口，不同基本单元的PMOS管相串联，不同基本单元的NMOS管相并联，PMOS管连接而成的串联支路的一端与NMOS管连接而成并联支路的一端相连接，作为或非门的输出端口。

一种基于上述的组合拆分射频开关连接而成的芯片，一片wafer切割为多颗die，每个单颗die之上制作有一个射频开关；射频开关包括开关阵列、逻辑阵列、电源管理模块和接口模块；多颗die封装成为芯片；在同一个芯片之内，多颗die之间通过绑定线或基板走线相连接。

一种基于上述的组合拆分射频开关连接而成的芯片，一片wafer切割为多颗die；每个单颗die之上制作有多个射频开关；每个射频开关都包括开关阵列、逻辑阵列、电源管理模块和接口模块，在每个单颗die之内，多个射频开关共用一个电源管理模块和一个接口模块，其余电源管理模块和接口模块空置；同一颗die上的多个射频开关通过修改wafer的顶层或次顶层金属连接。

本发明的有益技术效果是：

基于现有技术中的上述不足，本发明专利所述的组合拆分实现的开关，能够灵活配置，通过组合拆分的方法，配置成不同掷数，不同功率，不同插损以及不同隔离度要求的开关。本发明所述的组合拆分方式不仅包含了单颗die(裸片，wafer切割后单元)组合拆分、逻辑控制电路组合拆分，还包括了多颗die封装级别和wafer级别的组合拆分。多颗die间的组合拆分，可以实现更加复杂的逻辑控制，组合成不同掷数，功率，插损，隔离需求的开关。

附图说明

图1是单颗die射频开关的整体组成示意图。

图2是开关管单元的实施例1的示意图。

图3是开关管单元的实施例2的示意图。

图4是开关管单元的级联方式的示意图。

图4-1是开关管单元的等效电路示意图。

图5是开关管的实施例1的示意图。

图6是开关管的实施例2的示意图。

图7是开关管的实施例3的示意图。

图8是L型开关支路的示意图。

图8-1是图8的等效电路图。

图9是T型开关支路的示意图。

图9-1是图9的等效电路图。

图10是开关阵列的实施例1的示意图。

图11是开关阵列的实施例2的示意图。

图12是开关阵列的实施例3的示意图。

图13是开关阵列的实施例4的示意图。

图14是开关阵列的实施例5的示意图。

图15是组合拆分开关封装级组合拆分的实施例1的示意图。

图16是组合拆分开关封装级组合拆分的实施例2的示意图。

图16-1是图16的拆分组合形式图。

图16-2是图16的另一种拆分组合形式图。

图17是wafer级别的组合拆分开关示意图。

图18是逻辑阵列的基本单元的示意图。

图19是两个输入端口的与非门的示意图。

图20是n个输入端口的与非门的示意图。

图21是n个输入端口的或非门的示意图。

具体实施方式

图1是单颗die射频开关的整体组成示意图。一种典型的组合拆分射频开关包含了如图1所示的模块：开关阵列01a，逻辑阵列01b，电源管理模块01c，接口模块01d。

其中电源管理模块01c包括低压差线性稳压器、负压产生电路、电荷泵、开关电容等电路。

接口模块01d用于与片外芯片的电平转换和通信，包括电平转换电路，电平转换电路可以是但不限于GPIO、MIPI、SPI、I2C。

开关阵列01a由至少一个开关支路级联而成。

开关支路由至少一个开关管连接而成。

开关管包括至少一个开关管单元。

开关管单元包括管芯。管芯是PMOS管或NMOS管。管芯的栅极连接有栅极偏置电阻；管芯的源极和漏极之间连接有平衡电阻。

图2是开关管单元的实施例1的示意图。如图2所示，在本实施例中，开关管单元002由栅极偏置电阻02a、平衡电阻02b和管芯02c组成，管芯02c为NMOS管，栅极偏置电阻02a的一端连接管芯02c的栅极，另一端连接偏置电压；平衡电阻02b的两端分别连接管芯02c的源极和漏极。

图3是开关管单元的实施例2的示意图。本实施例主要应用于SOI工艺。如图3所示，在本实施例中，开关管单元003由栅极偏置电阻03a、平衡电阻03d、管芯03b和衬底偏置电阻03c。管芯03b为NMOS管，栅极偏置电阻03a一端连接管芯03b的栅极，另一端连接偏置电压。平衡电阻03d的两端分别连接管芯03b的源极和漏极；衬底偏置电阻03c一端连接管芯03b的衬底，另一端连接偏置电压。

多个开关管单元级联为开关管。图4是开关管单元的级联方式的示意图，表示了多个开关管的级联方法，即，通过源极和漏极依次串接，栅极则都与偏置电压相连接。

图4-1是开关管单元的等效电路示意图。多个开关管单元级联之后，可以简化表示为开关管04a。开关管04a包括一个控制端口VT，一个输入端口RFIN，一个输入端口RFOUT，对于图3所示的实施例，即应用于SOI工艺的情况，开关管04a还包括一体偏置端口VB。控制端口VT、体偏置端口VB两个端口的直流电位来自于电源管理模块01c，不同的偏置可以实现特定的开关性能，开关管单元的级联方式和级联级数也会影响开关指标。

在具体的实施例中，组成开关管的开关管单元有多种具体的连接形式。例如：开关管由n个开关管单元串联而成；或者，开关管由两组开关管单元支路并联而成，每组开关管单元支路由n/2个开关管单元串联而成；或者，开关管由两组开关管单元支路并联而成，每组开关管单元支路由n个开关管单元串联而成。

图5是开关管的实施例1的示意图。图5中的开关管005由四个开关管单元串联而成；每相邻的两个开关管单元中，一个开关管单元的管芯的源极连接另一个开关管单元的管芯的漏极，此串联支路一端最末端的开关管单元的管芯的源极和另一端最末端的开关管单元的管芯的漏极分别作为开关管005的输入端口RFIN和输出端口RFOUT。

图6是开关管的实施例2的示意图。如图6所示，开关管006由两组开关管单元支路并联而成，此并联支路的两端分别作为开关管006的输入端口RFIN和输出端口RFOUT。每组开关管单元支路由两个开关管单元串联而成。

对比地，图5中所示的实施例1，开关管单元的串联级数多，能够获得更好的功率性能，图6中所示的实施例2，开关管单元串联的级数少，牺牲了功率性能，但是获得了更低的插入损耗。

图7是开关管的实施例3的示意图。若想同时获得插损和功率性能，则可采用图7中的组合方式，但是此种形式增加了die面积。图7所示的实施例，开关管007由两组开关管单元支路并联而成，此并联支路的两端分别作为开关管007的输入端口RFIN和输出端口RFFOUT。每组开关管单元支路由四个开关管单元串联而成。

图5～图7所示的开关管的三个实施例，均可等效为图4-1所示的电路符号。图5～图7所示的开关管的三个实施例，其具体的连接方法可以参见图4，只是在图5～图7中省略了相关的电阻。

本发明的以上描述旨在阐述开关管单元通过组合拆分方法，可以构成不同结构和性能的开关管，更进一步的，开关管能够进行更高层次的组合拆分，形成不同性能的开关支路。

图8是L型开关支路的示意图。图8-1是图8的等效电路图。L型开关支路008由两个开关管连接而成。开关管08a位于端口A和端口B之间，端口A和端口B分别作为开关支路的输入端口和输出端口，也即相当于图8-1中开关08c的两端。开关管08b作为下拉管，位于端口A或者端口B中任意一个端口和接地端口之间。开关管08a受控制端口EN的控制，开关管08b受控制端口EN_B的控制，控制端口EN和控制端口EN_B为两个电平反相的控制信号，所以开关管08a和开关管08b在同一时间只有一个是导通状态。开关管08a位于信号通路支路，其尺寸主要影响插损和功率性能；开关管08b位于信号到地支路，主要影响隔离度，并且兼做ESD放电通路。

图9是T型开关支路的示意图。图9-1是图9的等效电路图。T型开关支路009由三个开关管组成，其中开关管09a和开关管09b相串联，此串联支路位于信号通路支路，即端口A和端口B之间，端口A和端口B分别作为开关支路的输入端口和输出端口，也即相当于图9-1中开关09d的两端，主要影响开关支路的插损和功率性能，开关管09c的一端连接于开关管09a和开关管09b的公共端，另一端接地，主要影响开关支路的隔离度。T型开关支路009具有更好的隔离性能。

开关支路可以组成各种形式的拓扑结构，最后构成开关阵列。

图10是开关阵列的实施例1的示意图。如图10所示，其显示出了一种SPNT的开关阵列，即一个输入、多个输出的开关阵列。开关阵列010由多路开关支路并联而成，多路开关支路的一端均与天线输入端口ANT连接，多路开关支路的另一端分别对应连接多个射频信号输出端口RF1～RFn。n路开关支路受逻辑控制，可以导通其中的一路或多路。这种拓扑组合结构简单，合理控制各路开关支路尺寸，能够获得很好的插损性能。本实施例中有n路开关并联，这样连接方式的缺点是，n路开关支路同时与一个天线输入端口ANT相连，尤其是当n值较大，如大于10时，会导致天线输入端口ANT寄生增大，不适合于高阶射频开关的设计。

图11是开关阵列的实施例2的示意图。图12是开关阵列的的实施例3的示意图。进一步地，为了解决天线输入端口ANT的寄生问题，对于多掷数开关可以采用图11、图12所示的树型结构。

在图11中，开关阵列011由多路开关支路以树型结构的形式连接而成；第一级开关支路的一端连接天线输入端口ANT，另一端连接两个并联的第二级开关支路；每级开关支路中的每个开关支路均并联有两个下一级开关支路；最后一级开关支路分别对应连接多个射频信号输出端口RF1～RFn。

在图12中，开关阵列012由多路开关支路以树型结构的形式连接而成；第一级开关支路的一端连接天线输入端口，另一端连接多个并联的第二级开关支路；每级开关支路中的每个开关支路均并联有多个下一级开关支路；最后一级开关支路的另一端分别对应连接多个射频信号输出端口RF1～RFn。

在图11中，每级开关支路中的每个开关支路均连接有两个下一级开关支路，图12所示的是一种更普遍的情况，即每级开关支路中的每个开关支路均连接有多个下一级开关支路，开关支路的个数可以灵活控制，以满足不同应用需求。

图10～图12所示的实施例均为单输入端口的情况。

图13是开关阵列的实施例4的示意图。图13显示出了一种DPDT结构，即双端输入，双端输出的开关阵列。图13中，开关阵列013包括天线输入端口ANT1和天线输入端口ANT2，还包括射频信号输出端口RF1和射频信号输出端口RF2；每个天线输入端口均可以形成到任意一个射频信号输出端口的信号通路。

图14是开关阵列的实施例5的示意图。图14是图13的不失普遍性的一个实施方式。开关阵列014可以划分为输入网络，开关网络和输出网络。输入端口有n路天线输入端口ANT，输出端口为m路RF端口。输入网络和输出网络中的虚线部分可以由研发人员进行配置，以满足产品需求。开关网络中每一路的尺寸、级数也可以根据产品需求进行组合拆分。

研发人员可以通过修改版图关键走线实现。除此以外本发明还公布了封装级别的组合拆分开关和wafer级别的组合拆分开关。

图15是组合拆分开关封装级组合拆分的实施例1的示意图。如图15所示，封装后芯片15a在图15中以黑线表示，是封装厂通过塑封等方式，将一个或多个芯片组合在一个保护性外壳中，我们称之为package。封装后芯片15a中的裸片15b在图15中以虚线表示，我们称之为die，die上包含组合拆分开关15c。封装厂可以通过wirebond，Flipchip，基板等方式将多个die进行连接，最终形成产品。

实例地，绑定线15d连接了两颗die。图15显示的是封装级别的组合，两颗die之间在wafer上没有连接，每颗die有独立的开关阵列，逻辑阵列，电源管理模块，接口模块。两颗die通过封装连接在一起，可以使得开关的掷数提高，比如单颗die实现的SP2T，通过封装级别组合可以轻松实现DP4T。

图16是组合拆分开关封装级组合拆分的实施例2的示意图。图16中，die16a、die 16b分别为两个SPDT开关，die 16a由相同两路开关管16f、开关管16g组成。图16-1是图16的拆分组合形式图。将图16中的开关管16f,开关管16g串联组成图16-1中的开关管16h，开关管16h级数为开关管16f的两倍，可承受功率更高。通过封装的方式组成的封装后芯片16e具有一天线输入端口ANT，两输出端口RF1，RF2，由此通过组合拆分的方式组成了高功率的SPDT。图16和图16-1示出了SPDT封装级别的组合成更高功率的SPDT。

另外更多掷数的开关亦可以通过此形式构成，如两颗SPDT组合成SP4T,三颗SPDT组合成SP6T。两颗SP4T组合成SP8T等等。以两颗SPDT，组合成SP4T为例，图16-2是图16的另一种拆分组合形式图，显示出了其实现方式。die16j和die 16k的天线输入端口通过绑定线16i连接到package的天线输入端口ANT，die 16j和die 16k的输出端口分别连接到package的输出端口RF1～RF4，由此构成了SP4T。

封装级别的组合，优点成本低，只需要在封装时候配置即可。缺点是不够灵活，不能实现不同逻辑的需求，而且功耗大，因此本发明还公开了在wafer级别组合拆分，两颗或者多颗die通过改变顶层或次顶层连线，灵活配置逻辑，改变逻辑，只用一颗die的电源管理模块。在图16中，die 16a和die 16b分别包含独立的电源管理模块，如LDO和负压模块，它们通过封装级别组合的产品，其功耗为单颗die的两倍。通过wafer级别的组合拆分，改变晶圆的切割方式，将16a和16b放在同一die上，修改部分走线使两者共用一套电源管理模块，不但降低功耗而且降低了封装成本。图17是wafer级别的组合拆分开关示意图，在图17中，wafer上的一个子单元17a可以切割成A,B,C,D四个完全相同的SPDT，wafer级的组合拆分，仅沿1号线切割成两颗die，修改A,C或者B,D之间的走线组成两颗SP4T，并共用一套电源模块。示例的金属线17b为wafer顶层金属线，用于连接射频开关A和C的端口RFin，并作为整个芯片的天线输入端口ANT，射频开关A,C的剩余端口构成射频输出端口RF1～RF4。

本发明中，逻辑阵列01b由逻辑阵列的基本单元连接而成。

图18是逻辑阵列的基本单元的示意图。基本单元018包括PMOS管18a和NMOS管18b，PMOS管18a和NMOS管18b的栅极相连，其余端口均处于悬空状态，用于组合连接。

图19是两个输入端口的与非门的示意图。如图19所示，两个逻辑阵列的基本单元连接为与非门；每一个基本单元的栅极作为与非门的一个输入端口，不同基本单元的PMOS管相并联，不同基本单元的NMOS管相串联，PMOS管连接而成的并联支路的一端与NMOS管连接而成串联支路的一端相连接，作为与非门的输出端口。在图19中，输入端口A、输入端口B作为两个输入端口，输出端口Y作为一个输出端口。

图20是n个输入端口的与非门的示意图。图20为图19不失普遍性的例子，n个逻辑阵列的基本单元连接为与非门；每一个基本单元的栅极作为与非门的一个输入端口，不同基本单元的PMOS管相并联，不同基本单元的NMOS管相串联，PMOS管连接而成的并联支路的一端与NMOS管连接而成串联支路的一端相连接，作为与非门的输出端口。在图20中，输入端口A1～An为n个输入端口，输出端口Y作为一个输出端口。

图21是n个输入端口的或非门的示意图。n个逻辑阵列的基本单元连接为或非门，每一个基本单元的栅极作为或非门的一个输入端口，不同基本单元的PMOS管相串联，不同基本单元的NMOS管相并联，PMOS管连接而成的串联支路的一端与NMOS管连接而成并联支路的一端相连接，作为或非门的输出端口。在图21中，输入端口A1～An为n个输入端口，输出端口Y作为一个输出端口。

在本文中，SPNT(Single Pole N Throw)指单刀多掷开关，在文中，具体根据投掷位的数目，还出现了SP2T(即SPDT)、SP6T、SP8T等形式。DP4T(Double Pole 4 Throw)指双刀四掷开关。

以上所述的仅是本发明的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。