基数为4的折叠内插高速模数转换器的制作方法

本发明涉及集成电路技术领域，尤其涉及一种基数为4的折叠内插高速模数转换器。

背景技术：

中高精度、吉赫兹(GHz)以上的高速模数转换器(Analog-to-Digital Converter，简称ADC)在采集卡、雷达、示波器等系统中发挥着重要的作用。这种指标的ADC常用的结构是折叠内插型，如图1所示，通常的折叠内插ADC由粗量化单元101和细量化单元102两部分组成，分别获取高位和低位，其中，折叠内插单元输出低位信息，粗量化单元获取高位信息，通常粗量化单元为Flash结构，从而增加了系统的复杂度。

技术实现要素：

本发明的目的在于提供一种基数为4的折叠内插高速模数转换器，用以解决现有技术中折叠内插ADC系统复杂的问题。

为了实现上述目的，本发明提供了一种基数为4的折叠内插高速模数转换器，包括第一比较器单元、第二比较器单元、模拟处理器单元以及至少两级折叠内插单元，其中，至少两级折叠内插单元中的每级折叠内插单元分别包括折叠放大器和内插网络，各折叠放大器的折叠因子均为4，各内插网络的内插因子均为4；模拟处理器单元用于处理折叠放大器输出的信号，并将处理后的信号发送给第一比较器单元，第一比较器单元还接收内插网络输出的信号，第二比较器单元接收至少两级折叠内插单元输出的信号。

进一步的，还包括数字编码器单元，用于处理第二比较器单元输出的信号并输出。

进一步的，还包括同步处理器，用于处理第一比较器单元输出的信号和第二比较器单元输出的信号并输出。

采用上述本发明技术方案的有益效果是：通过设置至少两级折叠内插单元，且折叠因子和内插因子均为4，从而简化了折叠内插ADC系统的结构，且由于ADC输出的每一比特对应的量化曲线都是2的幂次，因此折叠曲线和量化曲线有着自然对应的关系，因此，不仅简化了低位的编码，还省略了高位的粗量化，同时提高了系统的精度和速度、避免过多增加规模和功耗导致的不稳定因素。

附图说明

图1为现有技术中折叠内插型高速模数转换器的结构示意图；

图2为本发明基数为4的折叠内插高速模数转换器的结构示意图；

图3为图2输出的折叠曲线图；

图4为图2输出的折叠曲线和高位比特对应的量化曲线图。

附图中，各标号所代表的部件列表如下：

101、粗量化单元，102、细量化单元，201、第一比较器单元，202、第二比较器单元，203、模拟处理器单元，204、折叠内插单元，205、折叠放大器，206、内插网络，207、数字编码器单元，208、同步处理器，209、参考网络单元。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。

本发明公开了一种基数为4的折叠内插高速模数转换器，如图2所示，包括第一比较器单元201、第二比较器单元202、模拟处理器单元203以及至少两级折叠内插单元204，其中，至少两级折叠内插单元204中的每级折叠内插单元204分别包括折叠放大器205和内插网络206，各折叠放大器205的折叠因子均为4，各内插网络206的内插因子均为4；模拟处理器单元203主要用于处理折叠放大器205输出的信号，并将处理后的信号发送给第一比较器单元201，第一比较器单元201还接收内插网络206输出的信号，第二比较器单元202接收至少两级折叠内插单元204输出的信号。在本实施例中，还可以包括数字编码器单元207和同步处理器208，其中，数字编码器单元207用于处理第二比较器单元202输出的信号并输出；同步处理器208用于处理第一比较器单元201输出的信号和第二比较器单元202输出的信号并输出。在本实施例中，通过参考网络单元209提供参考电平，因此，在实际低位信息的获取过程中，输入信号已经和每一个参考电平比较过，因此可以通过提取折叠内插过程的中间信号，获取高位的量化输出，从而不需要单独的粗量化单元，简化了折叠内插ADC系统的结构。

以下通过工作原理进一步说明本发明，在本实施例中，以8bit ADC为例，采用两级折叠内插单元实现，其中，每一级折叠因子和内插因子均为4，所有的折叠曲线的折叠次数都是4的幂次，自然也是2的幂次。如图3所示，最终输出的折叠曲线将量化区间划分为28＝256份，从而实现8bit量化。每一级折叠内插单元输出都是将量化区间等分为2的幂次，因此获取低位的编解码单元较为简单，使用1-of-n码对2进制编码即可。

除此之外，高位的获取也将得到简化，如图4所示，观察图4可知，基数为4的折叠内插结构中，折叠曲线和高位比特对应的量化曲线有着天然的对应关系。第二级内插网络输出的第一条折叠曲线直接和第5bit的量化曲线(折叠倍数为16)相对应，第一级内插网络输出的第一条折叠曲线直接和第7bit的量化曲线(折叠倍数为4)相对应，尽管第6bit和第8bit的量化曲线不能直接获得(对应的折叠倍数分别为8和2)，但折叠曲线的折叠倍数也都是2的幂次，因此可以通过简单处理折叠放大器的中间信号获取。

以此类推，对于10bit ADC，在图2基础之上增加一级折叠内插单元即可实现；对于12bit ADC，在图2基础之上增加两级折叠内插单元即可实现。

本发明通过设置至少两级折叠内插单元，且折叠因子和内插因子均为4，从而简化了折叠内插ADC系统的结构，且由于ADC输出的每一比特对应的量化曲线都是2的幂次，因此折叠曲线和量化曲线有着自然对应的关系，因此，不仅简化了低位的编码，还省略了高位的粗量化，同时提高了系统的精度和速度、避免过多增加规模和功耗导致的不稳定因素。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。