一种应用于光纤时间传递的大范围高分辨率时延控制方法与流程

本发明属于光纤时间传递技术领域，涉及时延控制方法，尤其是一种应用于光纤时间传递的大范围高分辨率时延控制方法。

背景技术：

利用光纤进行时间传递的研究自产生至今仍是国际研究热点。光纤时间传递技术具有安全、可靠、稳定等诸多优势，它除了具有高精度高稳定性能外，由于以地面光纤为承载网络，通信资源丰富，通信能力较强，用于构建时间同步管理系统具有天然的优势。这种时间频率传递方法以其优势，引起了多个国家及其研究机构的重视。

时延控制单元是光纤时间传递的一个重要环节。目前基于光纤的时间传递方法可分为单向法传输和双向法传输，但是两者所基于的基本原理是一样的。光纤时间传递的基本原理是先通过估算或实测等方法获得两地之间的传输时延，然后通过对传输时延进行补偿实现时间的传递同步。

当前应用于光纤时间传递的时延控制技术，主要有：移相器，利用移相器产生稳定的相位差，但是该技术可能存在信号间断，且控制范围极窄，一般为10ns；可编程延迟线，虽然分辨率高，但一样难以实现大范围的时延控制，一般仅为几十ns一下；FPGA(现场可编程门阵列)，利用FPGA实现相位移动，由于FPGA的移相的分辨率取决于FPGA的时钟频率，极大地限制了其分辨率。

技术实现要素：

本发明的目的在于克服上述现有技术的缺点，提供一种应用于光纤时间传递的大范围高分辨率时延控制方法，其通过FPGA技术和PLL移相技术的结合，实现相位时延的粗调和细调，实现大范围高分辨率的时延控制。

本发明的目的是通过以下技术方案来实现的：

这种应用于光纤时间传递的大范围高分辨率时延控制方法，包括控制器、DA转换器、PLL移相器和FPGA；待延迟的时间信号和时钟信号作为输入信号，输出信号是经过延时的时间信号：光纤时间传递系统的时延控制单元接收到一个时延控制量，所述时延控制量送给控制器处理，控制器将其中为时钟周期整数倍的时延控制量发送给FPGA，将小于时钟周期的时延控制量发送给DA转换器转换为模拟电压；FPGA控制时钟周期的整数倍的时延用以对时间信号时延的粗调；通过DA转换器转换输出的模拟电压，用于控制PLL移相器内部的鉴相电压值，从而完成对PLL移相器输出信号相位的控制，实现对时间信号时延的细调。

进一步，上述时延控制量是用于补偿光纤传播造成的时延以实现光纤时间同步。

进一步，上述控制器是为单片机。

进一步，上述DA转换器为20位的数字模拟转换芯片。

进一步，上述PLL移相器的工作步骤为：

1)时钟信号和VCXO信号经过N分频，同时输入鉴相器；

2)将步骤1)所述的鉴相器输出的相位差信号，送入低通滤波器得到一个代表相位差的电压值；

3)DA输出的电压与低通滤波器的输出电压值输入到PI控制器；

4)PI控制器控制VCXO信号的相位，使其与时钟信号的相位差经低通滤波器得到的电压值与DA输出的电压值相等，从而实现用DA控制PLL移相器输出的相位，实现PLL移相器的移相。

进一步，以上步骤1)中，所述N为正整数。

本发明具有以下有益效果：

本发明通过FPGA和PLL移相技术的应用实现了一种可用于光纤时间传递的大范围高分辨率时延控制技术。正如背景所述，光纤时间传递以其较高的精度，极有可能成为一种广泛大规模使用的技术，本发明可以很好的应用于高精度的光纤时间传递，且具有大范围和高分辨率的特点。该发明可应用于光纤时间传递，可驯原子钟，信号处理等领域。

进一步，综上所述，本发明具有以下几点优势：

(1)本发明具有很高的时延控制分辨率，采用PLL(锁相环)移相技术实现高分辨率的时延控制。

(2)本发明采用FPGA移相技术，实现大范围的时延控制。

(3)本发明采用两段式调节，即FPGA粗调和PLL移相细调相结合。粗调负责整倍数于FPGA时钟周期的时延的调节，细调负责小于FPGA时钟周期的时延的调节。从而实现了，大范围高分辨率的时延控制。

附图说明

图1为实施例的总体结构示意图；

图2为实施例的总体结构示意图中PLL移相器的结构示意图；

图3为实施例的总体结构示意图中FPGA实现的内部结构示意图；

图4为本发明光纤时间传递系统工作步骤框图。

具体实施方式

本发明应用于光纤时间传递的大范围高分辨率时延控制方法中，由控制器(控制器优选单片机)、DA(数字模拟)转换器、PLL(锁相环)移相器、FPGA(现场可编程门阵列)组成。待延迟的时间信号和时钟信号作为输入信号，输出信号是经过延时的时间信号。光纤时间系统的时延控制单元接收到一个时延控制量。所述时延控制量是用于补偿光纤传播造成的时延以实现光纤时间同步。该时延控制量送给控制器处理，控制器将其中为时钟周期整数倍的时延控制量发送给FPGA。将小于时钟周期的时延控制量发送给DA(数字模拟转换)转换为模拟电压。FPGA控制时钟周期的整数倍的时延，实现了对时间信号时延的粗调。通过DA转换输出的模拟电压，用于控制PLL移相器内部的鉴相电压值，从而完成了对PLL输出信号相位的控制，实现对时间信号时延的细调。所述的PLL移相器的具体工作步骤如下：

①时钟信号和VCXO(压控晶振)信号经过N分频，同时输入鉴相器。所述N为正整数。

②步骤①所述的鉴相器输出的相位差信号，送入低通滤波器得到一个代表相位差的电压值。

③DA输出的电压与低通滤波器的输出电压值输入到PI(比例积分)控制器。

④PI控制器控制VCXO的相位，使其与时钟信号的相位差经低通滤波器得到的电压值与DA输出的电压值相等，从而实现了用DA控制PLL输出的相位，也就是实现了PLL移相。

下面结合实施例和附图对本发明做进一步详细描述，本实施例以本发明的技术方案为前提进行实施方案和具体的内部流程，但本发明的保护范围不限于下述的实施例。

图1为实施例的总体结构示意图。假定时钟信号的频率为10MHz，那么时钟周期为100ns，假定时间信号为1PPS(one pulse per second)。其中控制器为单片机(MCU)，DA为20位的数字模拟转换芯片。

1.光纤时间系统的时延控制单元的单片机接收到一个时延值。

2.单片机经过处理后将整数倍于100ns的时延数(即为SET0)传递给FPGA，将小于100ns的时延数传递给DA芯片做数字模拟转换。

3.FPGA控制整数倍于100ns的时延，实现了对时间信号时延的粗调。

4.通过DA转换输出的模拟电压，用于控制PLL移相器内部的鉴相电压值，从而完成了对PLL输出信号相位的控制，实现对时间信号小于100ns时延的细调。

图2为实施例的总体结构示意图中PLL移相器的结构示意图。其中PFD为鉴相鉴频器，LPF为低通滤波器，PI为比例积分控制器，VCXO为压控晶振。÷4表示信号的4分频。

10M时钟信号经过4分频后与VCXO经过4分频后的信号进入PFD进行鉴相，得到代表相位差的电压值，然后DA转换输出的模拟电压同时输入到PI控制器中，PI控制器的输出去控制VCXO，从而实现了用DA控制PLL输出的相位，也就是实现了PLL移相。

图3为实施例总体结构示意图中FPGA的内部结构示意图。图中Counter为计数器，Comparator为比较器，CLK为时钟信号，CLR为清零信号。Q为计数器输出。

输入待时延控制的1PPS的上升沿对所述的计数器值进行清零。计数器对PLL移相器的输出信号OUT进行计数，并将计数输出值Q与时延控制的整周期控制值SET0进行比较。当两者相等时，则输出1pps信号。

综上所述，如图4，本发明的光纤时间传递系统工作步骤：

1、光纤链路传输时延测量单元实时检测光纤链路的传输时延，得到光纤链路传输时延值。

2、步骤1所述的光纤链路传输时延值输入到运算控制单元，运算控制单元计算出可以补偿步骤1所述的光纤链路传输时延值的时延控制量。

3、时延控制单元根据步骤2所述的时延控制量，对输入的时间信号和频率信号进行时延控制调整，实现输入时间信号与输出时间信号精确同步。