基于电荷域信号处理的多通道DAC相位误差校准电路的制作方法

本发明涉及一种误差校准电路，具体来说是一种采用电荷域信号处理技术的对多通道dac之间的相位误差进行自校准的电路。

背景技术：

数模转换器（dac）是将输入数字信号转换成输出模拟信号的电子电路。由输入到dac的数字信号表示的数值相当于由dac输出的模拟信号的幅度。各种因素决定了dac的性能，包括速度、分辨率以及噪音。

电流舵数模转换器是目前最为流行的高速高精度数模转换器结构，其一般包括译码电路、锁存器阵列和电流元阵列。其中，译码电路通常将输入的二进制数字信号转化为温度计编码的数字信号，并输入给锁存器阵列，锁存器利用时钟信号对译码电路输出的数字信号做同步处理，并将同步后的数字信号传输给电流元，电流元根据输入的数字信号决定其自身电流的流向，至此，数模转换器完成了从输入数字信号到输出模拟信号的转换。

然而由于锁存器阵列和电流元阵列中存在不匹配，不同电流元单元的输出存在延时差，而此延时差大大降低了数模转换器的动态性能，因此需要一定的校正方法加以去除。特别是多通道dac在同一颗芯片集成时，不同通道dac之间的延时和相位不同步会非常明显，这种相位不同步对于雷达和多通道无线通信等系统性能有着很大影响。因此设计可对多通道dac之间相位误差进行自校准的电路很有现实意义。

技术实现要素：

本发明的目的是克服现有技术中存在的不足，提供一种对多通道dac之间的相位误差进行自校准的电路。

本发明的目的可以通过以下技术方案实现：

一种基于电荷域信号处理的多通道dac相位误差校准电路，其特征是包括：电流检测电阻rd，参考时钟产生电路、鉴相器、环路滤波器、电荷域电压放大电路、k位电荷域模数转换器、控制电路以及一组延迟电路；

上述电路的连接关系为：电流检测电阻rd连接m通道待校准n位数模转换器的差分电流输出端，并分别连接到鉴相器的第一和第二输入端；参考时钟产生电路的控制输入端连接到控制电路的k位选择码输出端口，参考时钟产生电路的基准时钟输出端连接到鉴相器的第三输入端；鉴相器的相位误差信号输出端vp连接到环路滤波器的输入端；环路滤波器的输出电压vi被输入到电荷域电压放大电路的模拟信号输入端；电荷域电压放大电路的差分信号输出端连接到k位电荷域模数转换器的差分电压输入端；k位电荷域模数转换器的k位量化码输出到控制电路的误差输入端口；控制电路的n位校准码和k位延迟码输出端分别连接到所有延迟电路的第一和第二输入端口，控制电路的校准控制信号时钟x链接到延迟电路x的第三输入端口，控制电路的校准控制信号ctrl输出端口同时连接到鉴相器、环路滤波器、电荷域电压放大电路和k位电荷域模数转换器的校准控制信号ctrl输入端口；n位输入码x连接到延迟电路x的第四输入端口，延迟电路x的输出端口连接到n位数模转换器x的译码电路；

其中，n和m为任意正整数，k为不大于n的正整数，x为不大于m的正整数。

所述基于电荷域信号处理的多通数模转换器相位误差校准电路，其特征是包括校准模式和补偿模式；并且在电路工作时先进入校准模式，后进入补偿模式；

在进入校准模式时，所有n位输入码和k位延迟码无效，n位校准码输入到所有延迟电路，所述基于电荷域信号处理的多通道dac相位误差校准电路依次对m通道的n位数模转换器进行相位误差校准；在进入补偿模式时，n位输入码x输入到延迟电路x，n位校准码无效，k位延迟码有效，所述基于电荷域信号处理的多通道dac相位误差校准电路同时对m通道的n位数模转换器进行相位补偿。

所述基于电荷域信号处理的多通道dac相位误差校准电路，其特征是当进入校准模式时，电路的工作顺序如下：

控制电路首先控制鉴相器、环路滤波器、电荷域电压放大电路和k位电荷域模数转换器进入校准模式，同时输出k位选择码给参考时钟产生电路也进入校准模式；另外，输出校准控制信号时钟1信号到延迟电路1控制延迟电路1进入校准模式，开始进行n位数模转换器电路1的相位误差校准；

控制电路然后产生第一组n位校准码和第一组k位选择码；第一组n位校准码进入延迟电路并得到n位转换码，n位转换码进入待校准的n位数模转换器电路1；参考时钟产生电路得到与n位校准码对应的第一个基准时钟；鉴相器电路的第一和第二输入端会得到一个输入差分电压，并通过比较输入差分电压和第一基准时钟得到相位误差信号vp；vp信号经过环路滤波器进行过滤并被电荷域电压放大电路放大得到误差电压；k位电荷域模数转换器将误差电压进行模数转换，可以得到第一组k位量化码并输出到控制电路；控制电路将接收得到第一组k位量化码存储在其内部的k位寄存器组中，完成一种校准码条件下的相位误差量化；

依次循环，当控制器产生第l组n位校准码和第l组k位选择码，并得到第l组k位量化码，并存储在其内部的k位寄存器组中后，控制电路内部的运算电路将会对存储在k位寄存器组中的l组k位量化码进行计算得到第一组k位延迟码；控制电路此时会将第一组k位补偿码输出到延迟电路1中，并保持第一组k位补偿码不变，完成n位数模转换器电路1的相位误差校准；

紧接着，控制电路输出校准控制信号时钟2信号控制延迟电路2进入校准模式，开始进行n位数模转换器电路2的相位误差校准；所述基于电荷域信号处理的多通道dac相位误差校准电路采用和n位数模转换器电路1相同的校准过程得到第二组k位延迟码；控制电路同样将第二组k位补偿码输出到延迟电路2中，并保持第二组k位补偿码不变，完成n位数模转换器电路2的相位误差校准；

依照同样的校准方式，控制电路将第y组k位补偿码输出到延迟电路y中，并保持第y组k位补偿码不变；当控制电路将第m组k位补偿码输出到延迟电路m中，并保持第m组k位补偿码不变，所述基于电荷域信号处理的多通道dac相位误差校准电路的校准模式结束；

其中，l为不大于2^k的正整数，y为大于1且小于m的正整数。

所述基于电荷域信号处理的多通道dac相位误差校准电路，其特征是当进入补偿模式时，电路的工作顺序如下：控制电路将所有延迟电路同时设置成补偿模式，开始对m通道的n位数模转换器的相位误差进行补偿；最后，控制电路关断n位校准码，关闭鉴相器、环路滤波器、电荷域电压放大电路、k位电荷域模数转换器和参考时钟产生电路。

所述基于电荷域信号处理的多通道dac相位误差校准电路，其特征是：当电路进入校准模式时，控制电路同时产生的每一组输出到补偿电路的n位校准码和输出到参考时钟产生电路的k位选择码必须一一对应，即：第j组n位校准码必须和第j组k位选择码必须配合使用；

其中，j为不大于l的正整数。

所述基于电荷域信号处理的多通道dac相位误差校准电路，其特征是所述的k位电荷域模数转换器包括：p级基于电荷域信号处理技术的流水线子级电路，其用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程；最后一级（第p+1级）a-bitflash模数转换器电路，其将第n级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器，该级电路只完成模数转换，不进行余量放大；延时同步寄存器，其用于对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块；数字校正电路模块，其用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的r位数字输出码；

其中，p和a均为不大于k任意正整数。

所述基于电荷域信号处理的多通道dac相位误差校准电路，其特征是所述参考时钟产生电路包括：一个可编程频率调整电路和一个可编程占空比调整电路；所述可编程频率调整电路和所述可编程占空比调整电路均受k位选择码控制；在k位选择码的控制下，频率和占空比固定的输入时钟先后经过所述可编程频率调整电路和所述可编程占空比调整电路之后，即可得到不同频率和占空比的基准时钟。

所述基于电荷域信号处理的多通道dac相位误差校准电路，其特征是所述延迟电路内部包括：一组延时缓冲单元和一组k位延迟寄存器；

所有k位延迟寄存器的延迟码输入端全部连接到k位延迟码，控制信号输入端全部连接到时钟x；延时缓冲单元x的延迟码输入端连接到k位延迟寄存器x的延迟码输出端，延时缓冲单元x的数据输出端连接到第x位转换码并输出，延时缓冲单元x的第一控制信号输入端连接到ctrln，延时缓冲单元x的第二控制信号输入端连接到时钟x；

其中，时钟x和ctrln为反向时钟。

所述基于电荷域信号处理的多通道dac相位误差校准电路，其特征是所述延迟电路可工作于校准和补偿模式两种模式；在校准模式下时，时钟x信号有效，第z位输入码无效，输入码对于n位转换码的输出无任何影响，第z位校准码经延时缓冲电路z后得到第z位转换码并输出，k位延迟码被输入到k位延迟寄存器z中并被锁存保持不变；在补偿模式下时，ctrln信号有效，第z位输入码有效，并经延时缓冲电路后得到第z位转换码并输出，第z位校准码无效，k位延迟寄存器z中所存储的k位延迟码被输入到延时缓冲电路z中进行延时补偿；其中，z为不大于n的任意正整数。

所述基于电荷域信号处理的多通道dac相位误差校准电路，其特征是所述控制电路包括：核心控制电路、校准码产生电路、选择码产生电路、运算电路、k位寄存器组、一组延迟码输出寄存器和通道选择电路；所述控制电路的连接关系为：

核心控制电路的第一输出端连接到校准码产生电路的输入端，核心控制电路的第二输出端连接到通道选择电路的控制输入端，核心控制电路的第三输出端连接到运算电路的控制输入端，核心控制电路的第四输出端连接到选择码产生电路的控制输入端，核心控制电路的第五输出端连接到k位寄存器组的控制输入端，核心控制电路的第w输出端产生校准控制信号时钟x，核心控制电路的输入端连接到校准启动控制信号；

校准码产生电路根据核心控制电路的控制指令产生n位校准码；运算电路的数据输入端接收k位寄存器组输出端发送的数据，并根据核心控制电路的控制指令产生k位误差码；所有延迟码输出寄存器的数据输入端全部连接到运算电路的k位误差码输出端，延迟码输出寄存器x的控制信号输入端连接校准控制信号时钟x，延迟码输出寄存器x的输出端连接到通道选择电路的第x数据输入端；通道选择电路根据核心控制电路的控制指令输出k位延迟码到所述延迟电路x；选择码产生电路根据核心控制电路的控制指令产生k位选择码；k位寄存器组的数据输入端接收所述k位电荷域模数转换器的输出端发送的k位量化码，并根据核心控制电路的控制指令将存储在其内部寄存器内的数据发送给运算电路；

其中，w为大于5且小于m+5的任意正整数。

本发明的优点是：所提出的高精度相位误差校准电路可根据系统精度和硬件开销自动折衷选择校准精度，并且具有低功耗特点。

附图说明

图1为本发明基于电荷域信号处理的多通道dac相位误差校准电路框图。

图2为本发明鉴相器电路原理示意图。

图3为本发明电荷域电压放大电路原理图。

图4为本发明电荷域电压放大电路工作波形图。

图5为本发明电荷域模数转换器电路框图。

图6为本发明电荷域流水线子级电路框图。

图7为本发明参考时钟产生电路结构框图。

图8为本发明延时电路结构框图。

图9为本发明控制电路框图。

具体实施方式

下面将结合附图对本发明优选实施方案进行详细说明。

图1所示为本发明基于电荷域信号处理的多通道dac相位误差校准电路框图。所述基于电荷域信号处理的多通道dac相位误差校准电路包括：电流检测电阻rd，参考时钟产生电路、鉴相器、环路滤波器、电荷域电压放大电路、k位电荷域模数转换器、控制电路以及一组延迟电路。

上述电路的连接关系为：电流检测电阻rd的两端连接m通道待校准n位数模转换器的差分电流输出端，并分别连接到鉴相器的第一和第二输入端；参考时钟产生电路的控制输入端连接到控制电路的k位选择码输出端口，参考时钟产生电路的基准时钟输出端连接到鉴相器的第三输入端；鉴相器的相位误差信号输出端vp连接到环路滤波器的输入端；环路滤波器的输出电压vi被输入到电荷域电压放大电路的模拟信号输入端；电荷域电压放大电路的差分信号输出端连接到k位电荷域模数转换器的差分电压输入端；k位电荷域模数转换器的k位量化码输出到控制电路的误差输入端口；控制电路的n位校准码和k位延迟码输出端分别连接到延迟电路1～延迟电路m的第一和第二输入端口，控制电路的校准控制信号时钟1~时钟m信号端口分别链接到延迟电路1～延迟电路m的第三输入端口，控制电路的校准控制信号ctrl输出端口同时连接到鉴相器、环路滤波器、电荷域电压放大电路和k位电荷域模数转换器的校准控制信号ctrl输入端口；n位输入码1～n位输入码m分别连接到延迟电路1～延迟电路m的第四输入端口，延迟电路1～延迟电路m的输出端口分别连接到n位数模转换器1～n位数模转换器m的译码电路。

所述基于电荷域信号处理的多通道dac相位误差校准电路，包括校准模式和补偿模式两种工作模式。在电路工作时先进入校准模式，后进入补偿模式；在进入校准模式时，n位输入码和k位延迟码无效，n位校准码输入到延迟电路1～延迟电路m，所述基于电荷域信号处理的多通道dac相位误差校准电路依次对n位数模转换器1～n位数模转换器m进行相位误差校准；在进入补偿模式时，n位输入码1～n位输入码m分别输入到延迟电路1～延迟电路m，n位校准码无效，k位延迟码有效，所述基于电荷域信号处理的多通道dac相位误差校准电路同时对n位数模转换器1～n位数模转换器m进行相位补偿。

上述电路的工作原理为：当校准模式开启时，控制电路通过ctrl信号首先控制鉴相器、环路滤波器、电荷域电压放大电路和k位电荷域模数转换器进入校准模式，同时输出k位选择码给参考时钟产生电路也进入校准模式；另外，输出校准控制信号时钟1信号到延迟电路1控制第1个延迟电路进入校准模式，开始进行n位数模转换器电路1的相位误差校准。

控制电路然后产生第一组n位校准码cali(1)和第一组k位选择码；第一组n位校准码cali(1)进入延迟电路并得到n位转换码，n位转换码进入待校准的n位数模转换器电路1，经数模转换得到与n位校准码对应的差分输出电流；参考时钟产生电路在第一组k位选择码的控制下得到的与n位校准码对应的第一个基准时钟；由于电流检测电阻rd分别连接数模转换器的差分电流输出端，那么鉴相器电路的第一和第二输入端会得到一个大小为voutp-voutn的输入差分电压；由于待校准n位数模转换器存在失调误差，鉴相器通过比较输入差分电压和第一基准时钟得到相位误差信号vp；vp信号经过环路滤波器进行过滤可以得到误差电压vi；vi被输出到电荷域电压放大电路并将被大，可以得到误差电压vop-von；k位电荷域模数转换器将误差电压vop-von进行模数转换，可以得到第一组k位量化码并输出到控制电路；控制电路将接收得到第一组k位量化码存储在其内部的k位寄存器组中，完成一种校准码条件下的相位误差量化。

紧接着，控制电路会产生第二组n位校准码cali(2)和第二组k位选择码，第二组n位校准码cali(2)进入延迟电路1并得到n位转换码，n位转换码进入待校准的n位数模转换器电路，经数模转换得到与第二组n位校准码对应的差分输出电流；参考时钟产生电路在k位选择码的控制下得到的与第二组n位校准码对应的第二基准时钟；鉴相器通过比较第二组输入差分电压和第二基准时钟得到第二相位误差信号，经过环路滤波器和电荷域电压放大电路可以得到第二组误差电压vop-von；k位电荷域模数转换器将第二组误差电压vop-von进行模数转换，可以得到第二组k位量化码并输出到控制电路；控制电路将接收得到第二组k位量化码存储在其内部的k位寄存器组中，完成第二种校准码条件下的相位误差量化。

然后，控制电路会产生第三组n位校准码cali(3)和第三组k位选择码，并得到第三组k位量化码，并存储在其内部的k位寄存器组中。依次循环，当控制器产生第l组n位校准码cali(l)和第l组k位选择码，并得到第l组k位量化码，并存储在其内部的k位寄存器组中后，控制电路内部的运算电路将会对存储在k位寄存器组中的l组k位量化码进行计算得到第一组k位延迟码。控制电路此时会将第一组k位补偿码输出到延迟电路1中，并保持第一组k位补偿码不变。

紧接着，控制电路输出校准控制信号时钟2信号到延迟电路2控制第2个延迟电路进入校准模式，开始进行n位数模转换器电路2的相位误差校准；所述基于电荷域信号处理的多通道dac相位误差校准电路采用和n位数模转换器电路1相同的校准过程得到第二组k位延迟码；控制电路同样将第二组k位补偿码输出到延迟电路2中，并保持第二组k位补偿码不变。依照同样的校准方式，当控制电路将第m组k位补偿码输出到延迟电路m中，并保持第m组k位补偿码不变，所述基于电荷域信号处理的多通道dac相位误差校准电路的校准模式结束。

控制电路将延迟电路1～延迟电路m同时设置成补偿模式，开始对n位数模转换器1～n位数模转换器m的相位误差进行补偿。最后，控制电路关断n位校准码，关闭鉴相器、环路滤波器、电荷域电压放大电路、k位电荷域模数转换器和参考时钟产生电路，所述基于电荷域信号处理的多通道dac相位误差校准电路进入补偿模式。

上述说明中，n为任意正整数，k为不大于n的正整数，l为不大于2^k的正整数，m为任意正整数。上述相位误差校准过程中，控制电路同时产生的每一组输出到延迟电路的n位校准码和输出到参考时钟产生电路的k位选择码必须一一对应，即：第j组n位校准码必须和第j组k位选择码必须配合使用，j为不大于l的正整数。本发明所述数模转换器的相位误差校准电路在实际使用过程中，对相位误差校准的精度、硬件开销大小和校准时间长短可以根据选择不同的k和l值进行设置，以满足不同精度和速度数模转换器的校准精度和速度要求。

图2所示为本发明所述鉴相器电路的一种实现方式。该电路由信号整形模块和一个减法器子模块构成。信号整形模块将输入差分信号voutp和voutn进行整形得到输入相位，参考时钟输出的基准时钟作为参考相位，减法器子模块将输入相位和参考相位进行相减，得到相位误差信号vp。

图3所示为本发明所述电荷域电压放大电路原理图。电荷域电压放大电路包括：第一正端电荷存储节点nip、第一负端电荷存储节点nin、第二正端电荷存储节点nop和第二负端电荷存储节点non、一个连接在第一和第二正端电荷存储节点nip和nop之间的正端电荷传输控制开关301、一个连接在第一和第二负端电荷存储节点nin和non之间的负端电荷传输控制开关302、连接到第一正端电荷存储节点nip的正端电容303、连接到第二正端电荷存储节点nop的正端容值可编程电容309、连接到第一负端电荷存储节点nin的负端电容304、连接到第二负端电荷存储节点non的负端容值可编程电容310、连接到第一正端电荷存储节点nip的第一正端电压传输开关305、连接到第一正端电荷存储节点nip的第二正端电压传输开关307、连接到第二正端电荷存储节点nop的第三正端电压传输开关313和连接到第二正端电荷存储节点nop的第四正端电压传输开关311、连接到第一负端电荷存储节点nin的第一负端电压传输开关306、连接到第一负端电荷存储节点nin的第二负端电压传输开关308、连接到第二负端电荷存储节点non的第三负端电压传输开关314和连接到第二负端电荷存储节点non的第四负端电压传输开关312。对于本发明实施例，电荷域电压放大电路的两个模拟电压输入端中任意一端连接vi，另外一端接基准信号即可实现。

图4所示为图3所示电路的工作时序控制波形示意图。控制时钟clk和clkn为相位相反时钟，开关控制信号clkr、clks和clkt为相位不交叠时钟。

在t0时刻以前，所有电荷存储节点上存储着各自独立的电荷，所有电压传输开关和电荷传输控制开关均处于关闭状态，电路处于未启动。

当t0时刻到来时，clkr的状态发生变化，clkr由低电平向高电平切换，第一正端电压传输开关307、第三正端电压传输开关311、第一负端电压传输开关308和第三负端电压传输开关312导通；第一正端电荷存储节点nip被第一正端电压传输开关复位到基准电压1vr1；第二正端电荷存储节点nop被第三正端电压传输开关复位到基准电压2vr2；第一负端电荷存储节点nin被第一负端电压传输开关复位到基准电压1vr1；第二负端电荷存储节点non被第三负端电压传输开关复位到基准电压2vr2。

当t1时刻到来时，clkr和clks的状态发生变化，clkr变为低电平，clks由低电平向高电平切换；第一正端电压传输开关307、第三正端电压传输开关311、第一负端电压传输开关308和第三负端电压传输开关312关断，第二正端和负端电压传输开关导通；第一正端电荷存储节点nip被第二正端电压传输开关连接到输入电压vip；第一负端电荷存储节点nin被第二负端电压传输开关连接到输入电压vin；第二正端和第二负端电荷存储节点no保持vr2不变。

当t2时刻到来时，控制时钟clks、clk和clkn的状态发生变化，clks变为低电平，clkn由低电平向高电平切换，clk由高电平向低电平切换，此时由于各电荷存储节点上连接的电容上所存储电荷不会发生突变，所有电荷存储节点上的电压就会发生阶跃变化，第一正端和第一负端电荷存储节点上的电压被拉低，而第二正端和第二负端电荷存储节点上的电压被拉高，由于此时电荷存储节点上的电荷不存在泄放通路，第一正端和第二正端电荷存储节点上的电压将保持不变并且存在一个明显的电压差，第一负端和第二负端电荷存储节点上的电压将保持不变并且也存在一个明显的电压差。

当t3时刻到来时，电荷传输控制开关的开关控制信号clkt变为高电平，电荷传输控制开关301导通，第一正端和第二正端电荷存储节点间便存在一个电荷泄放通路，第一负端和第二负端电荷存储节点间便存在一个电荷泄放通路，由于此时电荷存储节点上的电压存在一个明显的电压差，即vnip小于vnop，vnin小于vnon，该电压差的存在会导致存储节点之间产生感生电场，导致电荷存储节点上存储的电荷在感生电场的作用下发生转移，假设电荷以电子的形式运动，则会引起第一正端和第一负端电荷存储节点的电压升高，第二正端和第二负端电荷存储节的电压降低，随着电荷的不断转移两电荷存储节点之间的电压差不断减小，引起电荷存储节点之间的感生电场逐渐减小，电荷转移速度不断降低，电压变化速率也随之降低，若两个电荷传输控制开关一直导通，则该电荷传输转移过程将会一直持续，直到电荷存储节点nip和nop以及nin和non之间的电压相等，感生电场为0。

随着t4时刻的到来，clkt变为低电平，电荷传输控制开关关断，电荷存储节点之间存在电荷泄放通路被断开，电荷存储节点之间的电荷转移工作结束。由于不存在泄放通路，电荷存储节点上的电压将保持不变。电荷由第一正端和第一负端电荷存储节点向第二正端和第二负端电荷存储节点的传输工作完成。

上述过程中，若电荷传输过程中没有损失，假设正端电容和正端容值可编程电容的电容值分别为c303和c309，根据电荷守恒定理，t1到t4之间电荷有效传输，计算c303上传出的电荷qs。

（1）

经整理后，可得：

（2）

其中，，vl、vp和vs均为固定电压，vl为t3时刻前nip点的电压，vp为t3时刻前nop点的电压；vs为t4时刻nip点的电压。在电路完成设计之后，忽略基准电压变化带来的扰动，qt为一个常数。对公式(2)进行差分处理后，由于电路结构为差分结构，正端电容和负端电容的容值大小相等，正端和负端容值可编程电容的电容值也相等，qt将被消去，得到下式：

（3）

（4）

电压传输完成之后，输出电压与输入电压的关系为放大系数为-c303/c309的线性关系。

本发明中所述的电荷传输控制开关可以采用发明号为201010291245.6的发明专利中所述的实施方式来实现，所述的电压传输开关可以采用通用mos管或者bjt开关实现。

如图5所示，本发明设计的k位电荷域模数转换器包括：p级基于电荷域信号处理技术的流水线子级电路、最后一级（第p+1级）a-bitflash模数转换器电路、延时同步寄存器和数字校正电路模块。另外工作模式控制模块也是模数转换器工作所必须的辅助工作模块，该模块未在图中标识出来。图5中电荷域模数转换器电路中相邻两级子级电路的工作受两组多相时钟的控制，工作状态完全互补，并且子级电路的级数和每级电路的位数k均可灵活调整。例如对于k＝14的14位模数转换器，可以采用12级1.5bit/级＋1级2bitflash共13级的结构，也可以采用4级2.5bit/级＋3级1.5bit/级＋1级3bitflash共8级的结构。

本发明设计的电荷域模数转换器包括以下内容：p级基于电荷域信号处理技术的电荷域流水线子级电路，其用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程；最后一级（第p+1级）a-bitflash模数转换器电路，其将第p级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器，该级电路只完成模数转换，不进行余量放大；延时同步寄存器，其用于对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块；数字校正电路模块，其用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的r位数字输出码。

图6所示即为电荷域流水线子级电路原理图。电路由全差分的信号处理通道构成，整个电路包括：2个本级电荷传输控制开关、2个电荷存储节点、6个连接到电荷存储节点的电荷存储电容、c个电荷比较器，c个受比较器输出结果控制的基准信号选择电路，2b+2个电压传输开关，其中b为正整数。电路正常工作时，前级差分电荷包首先通过电荷传输控制开关传输并存储在本级电荷存储节点，比较器对差分电荷包输入所引起的节点之间的电压差变化量与基准电压3和基准电压4进行比较，得到本级c位量化输出数字码d1～db；数字输出码d1～db将输出到延时同步寄存器，同时d1～db还将会分别控制本级的基准信号选择电路，使它们分别产生一对互补的基准信号分别控制本级正负端电荷加减电容底板，对由前级传输到本级的差分电荷包进行相应大小的加减处理，得到本级差分余量电荷包；最后，电路完成本级差分余量电荷包由本级向下一级传输，基准电压2对本级差分电荷存储节点进行复位，完成电荷域流水线子级电路一个完整时钟周期的工作。其中，c为正整数。

图6中可以看出本发明电荷域流水线子级电路除，其单端形式包括：一个电荷传输控制开关，电荷传输控制开关的一端接上一级电荷域流水线子级电路的电荷存储节点，另一端是本级电路的电荷存储节点，所述本级电路的电荷存储节点分别通过第一电容连接控制时钟，通过第二电容连接基准信号，同时还连接到一个或多个比较器的输入端，并通过一个电压传输开关连接到基准电压，所述基准信号由一个受比较器结果控制的基准信号选择电路产生；所述电荷域子级流水线电路除最后一级的全差分形式由两组连接方式相同的上述单端形式电荷域子级流水线电路互补连接构成，控制时钟的工作相位和单端形式相同。

对于图5中本发明设计的电荷域流水线模数转换器的最后一级（第p+1级）基于电荷域信号处理技术的流水线子级电路a-bitflash模数转换器电路，该子级电路将只需对接收到的电荷包进行最后一级的模数转换工作，并将本级电路输出数字码输入到延时同步寄存器，而不进行余量处理。去掉图6中的基准信号选择电路和受基准信号选择电路控制的4个电容即可。上述说明中，p和a均为不大于k任意正整数。

图7所示为本发明所述参考时钟产生电路结构框图。所述参考时钟产生电路包括：一个可编程频率调整电路和一个可编程占空比调整电路。所述可编程频率调整电路和所述可编程占空比调整电路均受k位选择码控制。在k位选择码的控制下，频率和占空比固定的输入时钟先后经过所述可编程频率调整电路和所述可编程占空比调整电路之后，即可得到不同频率和占空比的基准时钟clkref。

图8所示为本发明所述延迟电路结构框图。所述延迟电路内部包括：延时缓冲单元1～延时缓冲单元n和k位延迟寄存器1～k位延迟寄存器n。k位延迟寄存器1～k位延迟寄存器n的延迟码输入端全部连接到k位延迟码，控制信号输入端全部连接到时钟x，x为不大于m的正整数；延时缓冲单元1～延时缓冲单元n的延迟码输入端分别连接到k位延迟寄存器1～k位延迟寄存器n的延迟码输出端，延时缓冲单元1～延时缓冲单元n的数据输出端分别连接到第1位转换码～第n位转换码并输出，延时缓冲单元1～延时缓冲单元n的第一控制信号输入端全部连接到ctrln，延时缓冲单元1～延时缓冲单元n的第二控制信号输入端全部连接到时钟x。其中，时钟x和ctrln为反向时钟，时钟x为控制电路所输出校准控制信号时钟1~时钟m中的任意一个。

延迟电路在时钟x信号的控制下可工作于校准和补偿模式两种模式。在校准模式下时，时钟x信号有效，第1位转换码～第n位输入码无效，输入码对于n位转换码的输出无任何影响，第1位校准码～第n位校准码分别经延时缓冲电路1～延时缓冲电路n后得到第1位转换码～第n位转换码并输出，k位延迟码被输入到k位延迟寄存器1～k位延迟寄存器n中并被锁存保持不变。在补偿模式下时，ctrln信号有效，第1位转换码～第n位输入码有效，并经延时缓冲电路后得到第1位转换码～第n位转换码并输出，第1位校准码～第n位校准码无效，k位延迟寄存器1～k位延迟寄存器n中所存储的k位延迟码被输入到延时缓冲电路1～延时缓冲电路n中进行延时补偿

图9所示为本发明所述控制电路框图。所述控制电路包括：核心控制电路、校准码产生电路、选择码产生电路、运算电路、k位寄存器组、延迟码输出寄存器1～延迟码输出寄存器m和通道选择电路。

所述控制电路的连接关系为：核心控制电路的第一输出端连接到校准码产生电路的输入端，核心控制电路的第二输出端连接到通道选择电路的控制输入端，核心控制电路的第三输出端连接到运算电路的控制输入端，核心控制电路的第四输出端连接到选择码产生电路的控制输入端，核心控制电路的第五输出端连接到k位寄存器组的控制输入端，核心控制电路的第六～第m+5输出端产生校准控制信号时钟1～时钟m，核心控制电路的输入端连接到校准启动控制信号；

校准码产生电路根据核心控制电路的控制指令产生n位校准码；运算电路的数据输入端接收k位寄存器组输出端发送的数据，并根据核心控制电路的控制指令产生k位误差码；延迟码输出寄存器1～延迟码输出寄存器m的数据输入端全部连接到运算电路的k位误差码输出端，延迟码输出寄存器1～延迟码输出寄存器m的控制信号输入端分别连接校准控制信号时钟1～时钟m，延迟码输出寄存器1～延迟码输出寄存器m的输出端分别连接到通道选择电路的第1～第m数据输入端；通道选择电路根据核心控制电路的控制指令输出k位延迟码到所述延迟电路1～延迟电路m；选择码产生电路根据核心控制电路的控制指令产生k位选择码；k位寄存器组的数据输入端接收所述k位电荷域模数转换器的输出端发送的k位量化码，并根据核心控制电路的控制指令将存储在其内部寄存器内的数据发送给运算电路。

图9所示电路中所述的k位寄存器组，其内部k位寄存器的个数与本发明所述数模转换器的相位误差校准电路对单通道n位数模转换器相位误差检测次数相同，必须为l。所述校准控制信号时钟1～时钟m在校准模式下，任意时刻仅有一个信号有效。所述的运算电路对于l个k位寄存器中所存储的l个k位量化码的处理计算，可以采用量化码误差统计和求平均数的方式计算出最佳的误差补偿量，并产生k位误差码。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。