一种15线转4线编码电路的制作方法

本发明涉及集成电路设计领域，特别是涉及一种15线转4线编码电路。

背景技术：

编码电路是一种将多线(一般为2n-1)并行输入信号编译成多线(一般为n)并行输出的电路，达到减少输出信号线或者是减少输出引脚的目的，广泛应用于各种集成电路中。目前常用的编码方式，有8421码、格雷码、BCD码等，其中BCD码是二进制码十进制数。此外，2013年东南大学的赵霞等人发明了一种新的编码方式，命名为“制约竞争计数码”(专利号：CN201310027068.4)。下表是几种编码方式：

由上表可知，“制约竞争计数码”是格雷码的一种变型，都是需要记忆才能分清输出码对应的十进制数值。如图1所示为“制约竞争技术码”的编码电路原理图，包括8个四输入或门和4个两输入或门，结构简单明了，与格雷码类似，实现加1计数只有一位输出位发生翻转，因此可以制约竞争。

然而，图1中的“制约竞争计数码”应用到其他地方，并不能有效消除竞争，比如实现的是加2或者加3这样不规则数值变换计数编码，这种编码方式就不能很好消除竞争。发生竞争的根本原因是使用多输入的或门，或门的输入端可能会有2个输入同时发生翻转，这样就会发生竞争，使得电路逻辑结果出错。

此外，虽然使用的是四输入或门和两输入或门这两种简单的数字电路，但是在输入端需要15条竖直方向的信号线，在版图上也一样需要这么多信号线。竖直方向的信号线会增大版图的面积，从而增加芯片的成本。如果是31线转5线的编码电路就需要31条竖直方向的信号线。以此类推到更多的输入信号，虽然使用的数字电路模块——或门的个数较少，但是版图上仍然有较大的面积开销。

因此，如何提出一种新的编码电路，消除竞争，同时节省版图的面积开销，节约成本已成为本领域技术人员亟待解决的问题之一。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种15线转4线编码电路，用于解决现有技术中编码电路易发生竞争，占用版图面积大等问题。

为实现上述目的及其他相关目的，本发明提供一种15线转4线编码电路，所述15线转4线编码电路至少包括：34个缓冲器，用于将16进制计数码转换为4位计数编码输出；

15个输入信号的值从第一计数码至第十五计数码依次升高，4个输出信号的码位从第一位编码至第四位编码依次升高；

第一计数码连接第一缓冲器的输入端，第三计数码连接第五缓冲器的输入端，第五计数码连接第九缓冲器的输入端，第七计数码连接第十三缓冲器的输入端，第九计数码连接第十八缓冲器的输入端，第十一计数码连接第二十二缓冲器的输入端，第十三计数码连接第二十七缓冲器的输入端，第十五计数码连接第三十二缓冲器的输入端，所述第一、第五、第九、第十三、第十八、第二十二、第二十七、第三十二缓冲器的输出端连接第二缓冲器的输入端，所述第二缓冲器的输出端作为第一位编码；

第二计数码连接第三缓冲器的输入端，第三计数码连接第六缓冲器的输入端，第六计数码连接第十一缓冲器的输入端，第七计数码连接第十四缓冲器的输入端，第十计数码连接第二十缓冲器的输入端，第十一计数码连接第二十三缓冲器的输入端，第十四计数码连接第三十缓冲器的输入端，第十五计数码连接第三十三缓冲器的输入端，所述第三、第六、第十一、第十四、第二十、第二十三、第三十、第三十三缓冲器的输出端连接第四缓冲器的输入端，所述第四缓冲器的输出端作为第二位编码；

第四计数码连接第七缓冲器的输入端，第五计数码连接第十缓冲器的输入端，第六计数码连接第十二缓冲器的输入端，第七计数码连接第十五缓冲器的输入端，所述第七、第十、第十二、第十五缓冲器的输出端连接第八缓冲器的输入端；所述第十二计数码连接第二十五缓冲器的输入端，第十三计数码连接第二十八缓冲器的输入端，第十四计数码连接第三十一缓冲器的输入端，第十五计数码连接第三十四缓冲器的输入端，所述第二十五、第二十八、第三十一、第三十四缓冲器的输出端连接第二十六缓冲器的输入端；所述第八缓冲器及所述第二十六缓冲器的输出端作为第三位编码；

第八计数码连接第十六缓冲器的输入端，第九计数码连接第十九缓冲器的输入端，第十计数码连接第二十一缓冲器的输入端，第十一计数码连接第二十四缓冲器的输入端，所述第十六、第十九、第二十一、第二十四缓冲器的输出端连接十七缓冲器的输入端；所述第二十五、第二十八、第三十一、第三十四缓冲器的输出端连接第二十九缓冲器的输入端所述第十七缓冲器及所述第二十九缓冲器的输出端作为第四位编码；

所述第一～第三十四缓冲器接收同一控制信号，当所述控制信号起效时，若输入为低电平则不影响输出信号，若输入为高电平则产生静态电流。

优选地，所述第一～第三十四缓冲器包括：第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管；所述第一PMOS管与所述第一NMOS管的漏端相连、栅端相连，所述第一PMOS管的源端连接电源电压，所述第一NMOS管的源端接地；所述第二PMOS管与所述第二NMOS管的漏端相连；所述第二PMOS管的栅端连接所述第一PMOS管与所述第一NMOS管的漏端、源端连接电源电压；所述第二NMOS管的栅端连接所述控制信号、源端接地。

优选地，所述第一～第四位编码的输出端还分别连接一缓冲电路。

更优选地，所述缓冲电路包括：第三PMOS管、第三NMOS管、第四PMOS管、第四NMOS管；所述第三PMOS管与所述第三NMOS管的漏端相连、栅端相连，所述第三PMOS管的源端连接电源电压，所述第三NMOS管的源端接地；所述第四PMOS管与所述第四NMOS管的漏端相连、栅端连接所述第三PMOS管与所述第三NMOS管的漏端，所述第四PMOS管的源端连接电源电压，所述第四NMOS管的源端接地。

如上所述，本发明的15线转4线编码电路，具有以下有益效果：

本发明的15线转4线编码电路将15线输入信号转换为4线的8421码输出，消除数据的竞争，有效避免电路逻辑结果出错，同时通过减少信号走线，节省版图的面积开销，大大节约成本。

附图说明

图1显示为现有技术中的制约竞争计数编码电路的结构示意图。

图2显示为本发明的15线转4线编码电路的结构示意图。

图3显示为本发明的缓冲器的结构示意图。

图4显示为本发明的缓冲电路的原理示意图。

图5显示为本发明的波形示意图。

元件标号说明

U1～U34 缓冲器

B1～B4 缓冲电路

In<1>～In<34> 第一～第三十四计数码

Out<1>～Out<4> 第一～第三位编码

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2～图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图2所示，本发明提供一种15线转4线编码电路，所述15线转4线编码电路至少包括：34个缓冲器，用于将16进制计数码转换为4位计数编码输出。

如图2所示，15个输入信号的值从第一计数码In<1>至第十五计数码In<15>依次升高，在本实施例中，分别对应十进制中的1至15，其中计数码In<0>对应十进制中的0，未接入电路。4个输出信号的码位从第一位编码Out<1>至第四位编码Out<4>依次升高。

具体地，如图2所示，第一计数码In<1>连接第一缓冲器U1的输入端，第三计数码In<3>连接第五缓冲器U5的输入端，第五计数码In<5>连接第九缓冲器U9的输入端，第七计数码In<7>连接第十三缓冲器U13的输入端，第九计数码In<9>连接第十八缓冲器U18的输入端，第十一计数码In<11>连接第二十二缓冲器U22的输入端，第十三计数码In<13>连接第二十七缓冲器U27的输入端，第十五计数码In<15>连接第三十二缓冲器U32的输入端，所述第一缓冲器U1、所述第五缓冲器U5、所述第九缓冲器U9、所述第十三缓冲器U13、所述第十八缓冲器U18、所述第二十二缓冲器U22、所述第二十七缓冲器U27、所述第三十二缓冲器U32的输出端连接第二缓冲器U2的输入端，所述第二缓冲器U2的输出端作为第一位编码Out<1>，在本实施例中，所述第二缓冲器U2的输出端还连接第一缓冲电路B1。

第二计数码In<2>连接第三缓冲器U3的输入端，第三计数码In<3>连接第六缓冲器U6的输入端，第六计数码In<6>连接第十一缓冲器U11的输入端，第七计数码In<7>连接第十四缓冲器U14的输入端，第十计数码In<10>连接第二十缓冲器U20的输入端，第十一计数码In<11>连接第二十三缓冲器U23的输入端，第十四计数码In<14>连接第三十缓冲器U30的输入端，第十五计数码In<15>连接第三十三缓冲器U33的输入端，所述第三缓冲器U3、所述第六缓冲器U6、所述第十一缓冲器U11、所述第十四缓冲器U14、所述第二十缓冲器U20、所述第二十三缓冲器U23、所述第三十缓冲器U30、所述第三十三缓冲器U33的输出端连接第四缓冲器U4的输入端，所述第四缓冲器U4的输出端作为第二位编码Out<2>，在本实施例中，所述第四缓冲器U4的输出端还连接第二缓冲电路B2。

第四计数码In<4>连接第七缓冲器U7的输入端，第五计数码In<5>连接第十缓冲器U10的输入端，第六计数码In<6>连接第十二缓冲器U12的输入端，第七计数码In<7>连接第十五缓冲器U15的输入端，所述第七缓冲器U7、所述第十缓冲器U10、所述第十二缓冲器U12、所述第十五缓冲器U15的输出端连接第八缓冲器U8的输入端；所述第十二计数码In<12>连接第二十五缓冲器U25的输入端，第十三计数码In<13>连接第二十八缓冲器U28的输入端，第十四计数码In<14>连接第三十一缓冲器U31的输入端，第十五计数码In<15>连接第三十四缓冲器U34的输入端，所述第二十五缓冲器U25、所述第二十八缓冲器U28、所述第三十一缓冲器U30、所述第三十四缓冲器U34的输出端连接第二十六缓冲器U26的输入端。所述第八缓冲器U8及所述第二十六缓冲器U26的输出端作为第三位编码Out<3>，在本实施例中，所述第八缓冲器U8及所述第二十六缓冲器U26的输出端还连接第三缓冲电路B3。

第八计数码In<8>连接第十六缓冲器U16的输入端，第九计数码In<9>连接第十九缓冲器U19的输入端，第十计数码In<10>连接第二十一缓冲器U21的输入端，第十一计数码In<11>连接第二十四缓冲器U24的输入端，所述第十六缓冲器U16、所述第十九缓冲器U19、所述第二十一缓冲器U21、所述第二十四缓冲器U24的输出端连接十七缓冲器U17的输入端；所述第二十五缓冲器U25、所述第二十八缓冲器U28、所述第三十一缓冲器U31、所述第三十四缓冲器U34的输出端连接第二十九缓冲器U29的输入端；所述第十七缓冲器U17及所述第二十九缓冲器U29的输出端作为第四位编码Out<4>，在本实施例中，所述第十七缓冲器U17及所述第二十九缓冲器U29的输出端还连接第四缓冲电路B4。

更具体地，所述第一～第三十四缓冲器接收同一控制信号Rn，当所述控制信号Rn起效时，若输入为低电平则不影响输出信号，若输入为高电平则产生静态电流。

更具体地，如图3所示，所述第一～第三十四缓冲器包括：第一PMOS管T1、第一NMOS管T2、第二PMOS管T3、第二NMOS管T4。所述第一PMOS管T1与所述第一NMOS管T2的漏端相连，所述第一PMOS管T1与所述第一NMOS管T2的栅端相连后接收输入信号IN，所述第一PMOS管T1的源端连接电源电压VDD，所述第一NMOS管T2的源端接地。所述第二PMOS管T3与所述第二NMOS管T4的漏端相连，作为输出端OUT，所述第二PMOS管T3的栅端连接所述第一PMOS管T1与所述第一NMOS管T2的漏端、源端连接电源电压VDD，所述第二NMOS管T4的栅端连接所述控制信号Rn、源端接地。

所述第一～第三十四缓冲器的工作原理如下：所述控制信号Rn高电平有效，当所述控制信号Rn为高电平时，所述第二NMOS管T4导通将输出端OUT信号线下拉到低电平。这时如果输入信号IN是低电平，那么所述第一PMOS管T1导通，所述第一NMOS管T2断开，所述第二PMOS管T3也断开，输入信号不会影响到输出信号；如果输入信号IN是高电平，那么所述第一PMOS管T1断开，所述第一NMOS管T2导通，所述第二PMOS管T3也导通，这时所述第二PMOS管T3与所述第二NMOS管T4同时导通，输出信号OUT就会处于VDD和地之间的中间电压值，输出逻辑不确定，同时存在VDD到地之间的通路，产生静态电流，增大功耗。

更具体地，如图4所示，所述第一～第四缓冲电路包括：第三PMOS管T5、第三NMOS管T6、第四PMOS管T7、第四NMOS管T8。所述第三PMOS管T5与所述第三NMOS管T6的漏端相连，所述第三PMOS管T5与所述第三NMOS管T6的栅端相连并接收输入信号IN，所述第三PMOS管T5的源端连接电源电压VDD，所述第三NMOS管T6的源端接地。所述第四PMOS管T7与所述第四NMOS管T8的漏端相连，并作为输出端OUT，所述第四PMOS管T7与所述第四NMOS管T8的栅端连接所述第三PMOS管T5与所述第三NMOS管T6的漏端，所述第四PMOS管T7的源端连接电源VDD，所述第四NMOS管T8的源端接地。

所述第一～第四缓冲电路的工作原理如下：当输入信号IN为高电平，则所述第PMOS管T5不通，所述第三NMOS管T6导通，所述第四PMOS管T7导通，所述第四NMOS管T8不通，所述输出信号OUT为高电平；当输入信号IN为低电平，则所述第PMOS管T5导通，所述第三NMOS管T6不通，所述第四PMOS管T7不通，所述第四NMOS管T8导通，所述输出信号OUT为低电平。

如图5所示，所述15线转4线编码电路的工作原理如下，实现8421编码：

OUT<1>＝In<1>+In<3>+In<5>+In<7>+In<9>+In<11>+In<13>+In<15>

OUT<2>＝In<2>+In<3>+In<6>+In<7>+In<10>+In<11>+In<14>+In<15>

OUT<3>＝In<4>+In<5>+In<6>+In<7>+In<12>+In<13>+In<14>+In<15>

OUT<4>＝In<8>+In<9>+In<10>+In<11>+In<12>+In<13>+In<14>+In<15>

如图5所示，首先将所述控制信号Rn置为高电平脉冲，所述第一缓冲器～所述第三十四缓冲器开始工作，当输入信号为7时，所述第七计数码In<7>为高电平，其余计数码均为低电平，则所述第十三缓冲器U13、所述第十四缓冲器U14及所述第十五缓冲器U15的输出端产生静态电流，功耗增大，其余各缓冲器的输出端不受影响。因此，所述第一位编码Out<1>、所述第二位编码Out<2>及所述第三位编码Out<3>输出高电平，所述第四位编码Out<4>输出为低电平，即0111，实现8421码输出。

如图5所示，输入下一数据前，再次将所述控制信号Rn置为高电平脉冲，各输出端复位至零。当输入信号为14时，所述第十四计数码In<14>为高电平，其余计数码均为低电平，则所述第三十缓冲器U30、所述第三十一缓冲器U31的输出端产生静态电流，功耗增大，其余各缓冲器的输出端不受影响。因此，所述第一位编码Out<1>输出为低电平、所述第二位编码Out<2>、所述第三位编码Out<3>及所述第四位编码Out<4>输出为高电平，即1110，实现8421码输出。

其他数值编码的原理相同，在此不一一赘述。

如图2所示，本发明为15行排列的模块，每一行对应一条输入信号线，在输入端没有竖直方向的信号线，即每一条输入信号线只输入到对应一行的缓冲器。每一行最多只用到3个模块，有些行是2个缓冲器模块。从输入到输出，整个电路的竖直走线分别为L1、L2、L3_1、L3_2、L3_3、L4、L5，在版图上信号线L3_1、L3_2、L3_3只占用一条竖直走线的开销，因此，整个电路只有5条竖直方向信号走线的面积开销，远远小于图1中需要用到的15条竖直方向信号走线的面积开销。推广到31线-5线的编码只需再增加1条竖直方向的信号走线，极大程度上节省了芯片版图面积。

得益于本发明所提出的第一缓冲器～第三十四缓冲器的电路结构，竖直信号走线将多个缓冲器的输出端连接到一起也不会发生逻辑错误。首先，15线的输入信号是以“…0000100…”的形式输入的，即15线的输入信号在一次有效数据中只有一条会有高电平输入，而这条高电平的信号线输入到某一个缓冲器中，其输出端连接的只有一个缓冲器或缓冲电路的输入端，而输出端连接在一起的其他缓冲器，由于所述控制信号Rn的作用，不对输出端电平逻辑产生影响，这样在保证逻辑功能的正确下，还能消除数据的竞争。本发明所提出的15线-4线编码电路，每一个电路模块都是单端输入和单端输出的，不会出现多输入或门的输入信号都翻转引起的数据竞争。

本发明的15线转4线编码电路与技术背景中给出表格的8421码编码方式是一致的。此外，从每个输入信号线到输出端，信号一共经过2个缓冲器和1个缓冲电路，根据数字电路上的延时定义，将一个反相器延时作为参考的，则本发明所提出的电路输入到输出延时是6个反相器延时。而原有的技术(图1)所用的4输入或门是5个反相器延时，2输入或门是3个反相器延时，因此图1的输入到输出延时为8个反相器延时。所以，本发明提出的电路结构比原有技术编码速度更快，延时更小。

综上所述，本发明提供一种15线转4线编码电路，包括：34个缓冲器，用于将16进制计数码转换为4位计数编码输出。本发明的15线转4线编码电路将15线输入信号转换为4线的8421码输出，消除数据的竞争，有效避免电路逻辑结果出错，同时通过减少信号走线，节省版图的面积开销，大大节约成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。