一种基于锁存器的电容对差分动态比较器的制作方法

本实用新型公开了一种基于锁存器的电容对差分动态比较器，属于数模混合电路的技术领域。

背景技术：

数模混合信号工艺芯片设计中，模数转换模块得到广泛使用，特别是流水线结构在ADC结构中的优势使之成为业内的主要选择。高速比较器作为流水线ADC模块的核心单元，其速度、功耗、精度及噪声性能直接决定了高速高精度模数转换器品质的优劣。基于锁存器的电容差分对比较器由于其功耗低、速度快、精度高的优势在ADC中得到广泛使用。

传统的动态锁存比较器如图1所示。电路由锁存比较器1、控制开关单元2及耦合电容3单元组成。锁存比较器1由第一至第四PMOS管PM1～PM4及第一至第五NMOS管NM1～NM5组成。第一PMOS管PM1的栅极接时钟信号CK，源极接电源电压，漏极接正极性输出端口Vop；第二PMOS管PM2的栅极接负极性输出端口Von，源极接电源电压，漏极接正极性输出端口Vop；第三PMOS管PM3的栅极接正极性输出端口Vop，源极接电源电压，漏极接负极性输出端口Von；第四PMOS管PM4的栅极接时钟信号CK，源极接电源电压，漏极接负极性输出端口Von；第一NMOS管NM1的栅极接负极性输出端口Von，源极接第三NMOS管NM3的漏极，漏极接正极性输出端口Vop；第二NMOS管NM2的栅极接正极性输出端口Vop，源极接第四NMOS管NM4的漏极，漏极接负极性输出端口Von；第三NMOS管NM3的栅极接第一输入电容C_in1的下极板，源极接第五NMOS管NM5的漏极，漏极接第一NMOS管NM1的源极；第四NMOS管NM4的栅极接第二输入电容C_in2的下极板，源极接第五NMOS管NM5的漏极，漏极接第二NMOS管NM2的源极；第五NMOS管NM5的栅极接时钟信号CK，源极接地，漏极与第三NMOS管NM3的源极以及第四NMOS管NM4的源极相连接。

控制开关单元2由第一至第十开关K1～K10组成，第一开关K1的一端接负极性差分信号输入端口Vin，另一端接第一输入电容C_in1的上极板；第二开关K2的一端接第一输入电容C_in1的上极板，另一端接地；第三开关K3的一端接第二参考电压信号输入端口V_ref-，另一端接第一参考电容C_ref1的上极板；第四开关K4的一端接第一参考电容C_ref1的上极板，另一端接地；第五开关K5的一端接第一参考电容C_ref1的下极板，另一端接地；第六开关K6的一端接正极性差分信号输入端口Vip，另一端接第二输入电容C_in2的上极板；第七开关K7的一端接第二输入电容C_in2的上极板，另一端接地；第八开关K8的一端接第一参考电压信号输入端口V_ref+，另一端接第二参考电容C_ref2的上极板；第九开关K9的一端接第二参考电容C_ref2的上极板，另一端接地；第十开关K10的一端接第二参考电容C_ref2的下极板，另一端接地。

耦合电容单元3由第一输入电容C_in1、第二输入电容C_in2、第一参考电容C_ref1、第二参考电容C_ref2组成。第一输入电容C_in1的上极板与第一开关K1和第二开关K2的连接点相连，下极板接第三NMOS管NM3的栅极；第二输入电容C_in2的上极板与第六开关K6和第七开关K7的连接点相连，下极板接第四NMOS管NM4的栅极；第一参考电容C_ref1的上极板与第三开关K3和第四开关K4的连接点相连，下极板接第三NMOS管NM3的栅极；第二参考电容C_ref2的上极板与第八开关K8和第九开关K9的连接点相连，下极板接第四NMOS管NM4的栅极。

传统的锁存比较器可以实现较低的功耗和比较高的转换速度，但是该电路最大的缺点是失配。影响传统锁存比较器失配的因素有外部因素和内部因素。内部因素分为随机性和系统性失配；外部因素主要是输入的控制信号和配置等因子的失配，包含输入时钟信号和参考电压、电流基准的失配等。

如图1，φ1和φ2是一对互不交叠的时钟信号，假设第二开关K2、第四K4、第七K7和第九K9在φ1为高电平时导通，第一开关K1、第三开关K3、第五开关K5、第六开关K6、第八开关K8和第十开关K10在φ2为高电平时导通。当φ1为低电平、φ2为高电平时，第一输入电容Cin1两端的电荷量为：Q_Cin1＝V_inC_cin1，第一参考电容Cref1两端的电荷量为：Q_Cref1＝V_ref-C_ref1，同理可得，第二输入电容Cin2两端的电荷量为：Q_Cin2＝V_ipC_cin2，第二参考电容Cref2两端的电荷量为：Q_Cref2＝V_ref+C_ref2；当φ2为低电平、φ1为高电平时，由电荷守恒可得第三NMOS管NM3的栅极电压为：第四NMOS管NM4的栅极电压为：在忽略第一输入电容C_in1和第二输入电容C_in2失配且第一参考电容C_ref1和第二参考电容C_ref2失配的前提下，假设C_in1＝C_in2＝C_in，C_ref1＝C_ref2＝C_ref，那么：于是得到比较阈值点电压为：

比较阈值点可以通过调整C_ref和C_in的值进行动态调整，但是要注意到比较阈值点的电压值是在忽略电容失配的前提下得到的，实际中必须要考虑失配对电路精度等性能的影响。另外一个缺点就是图1所示的传统动态锁存比较器的控制开关单元和耦合电容单元共采用了4个电容和10个开关，而电容在版图中会占据相当大的面积，进而直接导致芯片成本上升。

技术实现要素：

本实用新型的发明目的是针对上述背景技术的不足，提供了一种基于锁存器的电容对差分动态比较器，以包含较少数目电容和开关的电路结构实现了差分动态比较器的功能，解决了现有电容对差分动态比较器存在电容失配的技术问题。

本实用新型为实现上述发明目的采用如下技术方案：

一种基于锁存器的电容对差分动态比较器，包括：

锁存比较器，具有同相输入端、反相输入端、时钟信号输入端、正极性输出端和负极性输出端，

控制开关单元，包含：控制负极性差分信号的采样并根据外部参考信号调节锁存比较器反相输入端电压的第一子单元，控制正极性差分信号的采样并根据外部参考信号调节锁存比较器同相输入端电压的第二子单元，及，

耦合电容单元，包含：对其上极板所承受的负极性差分信号进行采样的第一隔离电容、对其上极板所承受的正极性差分信号进行采样的第二隔离电容，第一隔离电容的下极板接锁存比较器的反相输入端，第二隔离电容的下极板接锁存比较器的同相输入端。

作为基于锁存器的电容对差分动态比较器的进一步优化方案，第一子单元的第一输入端接负极性差分信号，第二输入端接第一参考电压信号，第三输入端接共模电压信号，第一、第二输出端接第一隔离电容的上极板，第三输出端接第一隔离电容的下极板。

进一步的，基于锁存器的电容对差分动态比较器中的第一子单元包括：第一开关、第二开关、第三开关，所述第一开关的电流流入端接负极性差分信号，第二开关的电流流入端接第一参考电压信号，第三开关的电流流入端接共模电压信号，第一开关及第二开关的电流流出端均与第一隔离电容的上极板连接，第三开关的电流流出端接第一隔离电容的下极板。

再进一步的，基于锁存器的电容对差分动态比较器的第一子单元中，第一、第二、第三开关为单个PMOS管或单个NMOS管或由PMOS管和NMOS管构成的传输门。

作为基于锁存器的电容对差分动态比较器的进一步优化方案，第二子单元的第一输入端接正极性差分信号，第二输入端接第二参考电压信号，第三输入端接共模电压信号，第一、第二输出端接第二隔离电容的上极板，第三输出端接第二隔离电容的下极板。

进一步的，基于锁存器的电容对差分动态比较器中的第二子单元包括：第四开关、第五开关、第六开关，所述第四开关的电流流入端接正极性差分信号，第五开关的电流流入端接第二参考电压信号，第六开关的电流流入端接共模电压信号，第四开关和第五开关的电流流出端均与第二隔离电容的上极板连接，第六开关的电流流出端接第二隔离电容的下极板。

再进一步的，基于锁存器的电容对差分动态比较器的第二子单元中，第四、第五、第六开关为单个PMOS管或单个NMOS管或由PMOS管和NMOS管构成的传输门。

作为基于锁存器的电容对差分动态比较器的进一步优化方案，锁存比较器包括：第一至第四PMOS管、第一至第五NMOS管，第一PMOS管的栅极、第四PMOS管的栅极、第五NMOS管的栅极并接后作为锁存比较器的时钟信号输入端，第一至第四PMOS管的源极并接后接电源，第一PMOS管的漏极、第二PMOS管的漏极、第一NMOS管的漏极、第三POMS管的栅极、第二NMOS管的栅极并接后作为锁存比较器的正极性输出端，第二PMOS管的栅极、第一NMOS管的栅极、第三PMOS管的漏极、第二NMOS管的漏极、第四PMOS管的漏极并接在一起作为锁存比较器的负极性输出端，第一NMOS管的源极接第三NMOS管的漏极，第二NMOS管的源极接第四NMOS管的漏极，第三NMOS管的源极与第四NMOS管的源极、第五NMOS管的漏极相连接，第三NMOS管的栅极作为锁存比较器的反相输入端，第四NMOS管的栅极作为锁存比较器的同相输入端，第五NMOS管的源极接电源地。

本实用新型采用上述技术方案，具有以下有益效果：

(1)本实用新型涉及的动态比较器中，耦合电容单元仅包含两个电容，控制开关单元仅包含六个开关，通过控制六个开关的导通与关断实现外部参考信号以及差分信号向锁存比较器输入端的传输，通过调节差分信号参考值即可调节比较阈值点电压，降低了电容失配对比较阈值点电压的影响，提高了比较器的比较精度，大大降低输入失调对耦合电容的敏感程度；

(2)外部参考信号引入了共模电压信号，使得锁存比较器两输入端的电压在共模电压附近摆动，有利于锁存比较器的稳定工作；

(3)耦合电容单元对外部参考信号和差分信号进行隔离，避免了输入信号和基准信号经由NMOS栅源电容的馈通耦合，有利于提升个高速动态比较器的电路性能。

附图说明

图1为传统动态锁存比较器。

图2为本实用新型基于锁存器的电容差分对动态比较器。

图中标号说明：1为锁存比较器，2为控制开关单元，3为耦合电容单元，PM1至PM4为第一至第四PMOS管，NM1至NM5为第一至第五NMOS管，K1至K10为第一至第十开关，C_in1和C_in2为第一和第二输入电容，C_ref1和C_ref2为第一和第二参考电容，C1和C2为第一和第二耦合电容，φ1和φ2是一对互不交叠的时钟信号。

具体实施方式

下面结合附图对实用新型的技术方案进行详细说明。

本实用新型涉及的比较器如图2所示，由锁存比较器1、控制开关单元2以及耦合电容单元3组成。锁存比较器1由第一至第四PMOS管PM1～PM4及第一至第五NMOS管NM1～NM5组成。第一PMOS管PM1的栅极接时钟信号CK，源极接电源电压，漏极接正极性输出端口Vop；第二PMOS管PM2的栅极接负极性输出端口Von，源极接电源电压，漏极接正极性输出端口Vop；第三PMOS管PM3的栅极接正极性输出端口Vop，源极接电源电压，漏极接负极性输出端口Von；第四PMOS管PM4的栅极接时钟信号CK，源极接电源电压，漏极接负极性输出端口Von；第一NMOS管NM1的栅极接负极性输出端口Von，源极接第三NMOS管NM3的漏极，漏极接正极性输出端口Vop；第二NMOS管NM2的栅极接正极性输出端口Vop，源极接第四NMOS管NM4的漏极，漏极接负极性输出端口Von；第三NMOS管NM3的栅极接第一隔离电容C1的下极板，源极接第五NMOS管NM5的漏极，漏极接第一NMOS管NM1的源极；第四NMOS管NM4的栅极接第二隔离电容C2的下极板，源极接第五NMOS管NM5的漏极，漏极接第二NMOS管NM2的源极；第五NMOS管NM5的栅极接时钟信号CK，源极接地，漏极与第三NMOS管NM3的源极及第四NMOS管NM4的源极相连接。控制开关单元2由第一至第六开关K1～K6组成，其中，第一开关K1的一端接负极性差分信号输入端口Vin，另一端接第一隔离电容C1的上极板；第二开关K2的一端接第一参考电压信号输入端口V_ref+，另一端接第一隔离电容C1的上极板；第三开关K3的一端接共模信号输入端口Vcom，另一端接第一隔离电容C1的下极板；第四K4的一端接正极性差分信号输入端口Vin，另一端接第二隔离电容C2的上极板；第五开关K5的一端接第二参考电压信号输入端口V_ref-，另一端接第二隔离电容C2的上极板；第六开关K6的一端接共模信号输入端口Vcom，另一端接第一隔离电容C1的下极板。控制开关可由PMOS或NMOS单独构成，也可由PMOS和NMOS组成的传输门构成。耦合电容单元3由第一隔离电容C1和第二隔离电容C2组成，其中，第一隔离电容C1的上极板与第一开关K1和第二开关K2的连接点相连，下极板接第三NMOS管NM3的栅极；第二隔离电容C2的上极板与第四开关K4和第五开关K5的连接点相连，下极板接第四NMOS管NM4的栅极。

图2中，φ1和φ2和是一对互不交叠的时钟信号，假设第一开关K1和第四K4在φ2为高电平时导通，第二开关K2、第三开关K3、第五开关K5、第六开关K6在φ1为高电平时导通。当φ1为高电平、φ2为低电平时，第二开关K2、第三开关K3、第五开关K5、第六开关K6导通，第一开关K1和第四开关K4截止，第一隔离电容C1两端电荷量为：Q₁＝(V_ref+-V_com)C₁，第二隔离电容C2两端电荷量为：Q₂＝(V_ref--V_com)C₂；当φ1为低电平、φ2为高电平时，第二开关K2、第三开关K3、第五开关K5、第六开关K6截止，第一开关K1和第四开关K4导通，根据电荷守恒，可以得到C1下极板电压为：V₁＝V_com-(V_ref+-V_in)，同理可以得到C2下极板端电压为：V₂＝V_com-(V_ref--V_ip)，两式相减，得到：

V₁-V₂＝(V_in-V_ip)-(V_ref+-V_ref-)，

由此可以得到比较阈值点电压为：V_ip-V_in＝V_ref--V_ref+。

从上式可以发现：

(1)比较阈值点电压已经与电容无关，只与两个输入参考电压有关系，相比于传统动态锁存比较器，电容的失配已经对比较阈值点无关(或者说影响很小)，这能大大提高比较器的比较精度。

(2)MOS开关的数量减小到六个，电容的使用减少到两个，而且该电容可以设置得比较小，相比于传统电路的版图，电容在版图中占据的面积大大缩小，降低了电路的制造成本。

(3)通过隔离电容C1和C2，输入信号和基准信号被隔离开，避免了输入信号和基准信号经由NMOS栅源电容的馈通耦合，在高速应用中，这一点对于电路性能的提升是非常重要的。此外，从上面的分析可以知道，V1和V2的值只是在共模电压附近摆动，这对于锁存比较器的稳定工作是很有好处的。

以上内容是本实用新型的优选实施方案，但是不能认定本实用新型的具体实施只局限于此，应当指出，在不脱离本实用新型原理的前提下，对电路的简单改进及修饰，都应视为本实用新型的保护范围。