PLL系统及其操作方法与流程

这些改进通常涉及锁相环(phaselockloop或phase-lockedloop，pll)电路领域，且更具体地说，涉及模拟压控振荡器控制型的pll。

本发明要求2016年4月14日递交的发明名称为“pll系统及其操作方法(pllsystemandmethodofoperatingsame)”的第15099108号美国专利申请的在先申请优先权，该在先申请的内容以引入的方式并入本文本中。

背景技术

锁相环(phase-lockedloop，pll)控制系统广泛用于各种需要将输出信号的相位锁相为输入信号相位的应用中。例如，pll可用于时钟系统。pll包含一个变频振荡器(通常是压控振荡器(voltage-controlledoscillator，vco))和一个控制回路。控制回路比较从vco接收到的输出信号的相位与输入信号的相位。基于该比较生成控制信号(通常为电压)，其用于调整vco的频率直到回路与相位匹配。输出信号的频率可以是输入信号的频率的倍数。控制信号可以是差分或单端的，具体取决于应用。现代的pll通常以集成电路的形式体现为电子芯片的一部分。

虽然各种形式的pll在某种程度上已被证实是令人满意的，但仍有进一步改进的余地。实际上，vco电源噪声会导致相位抖动，并且vco频率会受到温度变化的影响。某些应用需要vco和噪声电源块之间的直接连接，这会使pll特别暴露于由噪声引起的抖动。某些应用，例如天线塔的时钟系统，需要在极端温度范围内维持时钟系统的运行，例如-40至125℃。因为控制回路生成的电压范围通常是有限的，这会导致vco的频率偏移超过控制回路的补偿能力。结合了电源噪声和极端温度变化的应用会对pll设计带来特殊的挑战。

技术实现要素：

本文描述了使用从控制子系统的实施例。从控制子系统也被连接以接收主控制子系统(控制回路)的主控制信号，并且可操作通过独立地控制从变容元件从而直接响应主控制信号的变化。

根据一个方面，提供了一种用于生成将相位锁定为输入信号的输出信号的锁相环(phase-lock，pll)系统，所述pll系统包括：变频振荡器，可调整以控制所述输出信号的相位/频率；主控制子系统，包含检相器以及所述输出信号和所述检相器之间的连接，所述检相器用于比较所述输入信号和所述输出信号的相位，并基于所述比较生成主控制信号，所述主控制信号为模拟信号，并且经过连接以调整所述变频振荡器；以及从控制子系统，具有串联的模数转换器和数模转换器用以接收所述主模拟控制信号，并生成经过连接以调整所述变频振荡器的从模拟控制信号。

根据另一方面，提供了一种锁相环(phase-lockloop，pll)系统的操作方法，所述pll系统具有变频振荡器、包含检相器的主控制子系统、以及从控制子系统。所述方法包括：改变所述变频振荡器的频率，从而将输出信号从前一相位改变为后一相位；所述主控制子系统生成指示所述后一相位与输入信号的相位之间的差的主控制信号，所述主控制信号从设计值偏移；所述主控制信号控制所述变频振荡器以将所述输出信号的频率/相位调整为所述输入信号的相位的函数，以补偿频率的变化；所述从控制子系统对所述主控制信号作出反应，并控制所述变频振荡器以将所述输出信号的频率/相位调整为所述输入信号的相位的函数，导致对频率变化的过补偿；所述主控制子系统通过使所述主控制信号回到所述设计值，以对所述过补偿作出反应而修改所述主控制信号；一旦所述主控制信号回到所述设计值，所述从控制子系统就保持对所述变频振荡器的控制和对所述输出信号的所述频率/相位的调整。

在阅读本公开之后，本领域技术人员将会看到关于本改进的许多其他特征及其组合。

附图说明

在图中，

图1是示例pll系统的简化框图；

图2是图1中的pll系统的示例操作方法的流程图；

图3是pll系统的示例实施例的框图；

图4a、4b和4c是示出变容器电容变化的曲线图；

图5a和5b示出了在图3的pll系统的操作期间信号随时间变化的模拟示例响应，其中图5a描绘了vco频率偏移之后的输出信号频率随时间的变化，而图5b描绘了主控制信号和从控制信号随时间的变化；

图6是图3的pll系统中使用的示例模数转换器的示意图；

图7是图3的pll系统中使用的示例数模转换器的示意图；

图8是可用于pll系统的压控振荡器的替代实施例的框图。

具体实施方式

图1是示例pll系统10的简化框图，其生成输出信号12。输出信号12的相位与具有参考相位的输入信号14的相位相匹配。在这个例子中，变频振荡器16为压控振荡器(voltage-controlledoscillator，vco)16a。pll系统10具有控制回路形式的主控制子系统18，其具有检相器20。该检相器20比较输出信号12的相位与输入信号14的参考相位，并生成表示上述相位之间的差的信号。这个信号在本文中被称为主控制信号22，因为它用于调整vco16a的频率。该主控制子系统18可以基于现有技术，并且通常通过主控制信号22电压的模拟变化检测并对vco16a的频率变化(例如，由温度变化、电源噪声或其他源导致的频率变化)作出反应。电压的改变将调整vco16a，以使vco16a的相位/频率恢复与输入信号14的相位/频率锁定。主控制信号22可以是差分或单端的。

传统的主控制子系统被设计为主控制信号电压的“均衡”或“设计”值的函数；即主控制子系统的部件在设计电压值处最优化以获得最佳性能(例如较低的时钟系统相位抖动)。在差分主模拟控制信号的情况下，设计电压值可以是电势的零差。或者在单端的场景中，设置为相对于接地参考或其他参考的电势的给定差值。在不存在诸如下文将描述的从控制子系统26的情况下，主控制子系统通常通过主控制信号与设计值的持续偏移来对vco频率的变化作出反应。只要vco的频率偏移持续存在，这种偏移就会持续下去。主控制子系统可通过不希望的附加噪声或抖动感应对主控制信号中的这种持续偏移作出反应。

在图1所示的例子中，pll系统10还具有从控制子系统26，从控制子系统26通过生成从控制信号28而间接地对主控制信号22作出反应。从控制信号28用于独立调整压控振荡器16的频率，其可初步导致过补偿。由于从控制子系统26使用主控制信号22作为其输入，因此其不直接对相位/频率变化作出反应，而是通过主控制信号22的偏移间接地对相位/频率变化作出反应。

因此，当示例pll系统10面临vco16a的频率/相位偏移110时，可以发生图2的流程图中所示的以下过程：

a.在步骤112中，主控制子系统18通过主控制信号22从设计电压值偏移，以对vco16a的频率/相位偏移作出反应；

b.在步骤114中，主控制信号22的偏移将vco16a的频率/相位调整为检测到的相位偏移的函数；

c.在步骤116中，从控制子系统26通过生成从控制信号28对主控制信号22的偏移作出反应，从控制信号28的形式可以是与主控制信号22和设计值的偏差成比例的误差信号。误差信号会导致vco16a的频率/相位的过补偿；

d.在步骤118中，由主控制子系统18检测vco16a的电容和随后的频率/相位的过补偿，并使主控制信号18回到设计值。此时，从控制子系统26生成的误差信号变为零。主控制子系统18保持vco16a的锁相。

为了实现这一点，通常将主控制子系统18的时间常数选择为小于从控制子系统26的时间常数，也就是说，从控制子系统26的反应将快于主控制子系统18的反应时间。

相应地，在均衡时，pll系统10的vco16a频率/相位变化补偿功能可以在将主控制信号22保持在设计值的同时执行。如果例如在下文展示的例子中使用lc储能式vco，则例如独立的变容元件可以接收主控制信号22和从控制信号28，且主控制信号22可以保持设计值，直到从变容元件达到其最大补偿能力。相应地，从变容元件也可以用于向pll系统10提供额外的补偿能力。

让我们考虑vco16a频率/相位变化超过从变容元件达到其最大能力或轨时的水平的场景。在这种场景下，如在对上述图2的步骤112详述的那样，通过主控制信号22从设计值偏移来解决过量的频率偏移。然而，由于从控制子系统26不能再补偿这种过量的频移，所以过量的频率偏移仍将通过主控制信号22的偏移(如图2的步骤120所示)解决。主控制信号22的这种持续的偏移在操作上与主控制信号22的持续偏移相当，在本文所述的没有从控制子系统26的实施例中，用于补偿初始的vco16a的频率偏移。

由从变容元件提供的额外补偿能力尽管是通过将主控制信号22从设计值偏移而实现，但是仍然可以用于处理可能发生极端vco16a频率/相位变化的应用。例如，在遭受极端环境温度改变、极端电源噪声改变、源于其他源的极端改变或源于多个源的组合的极端改变的应用中可能发生这种极端变化。

上文已经讨论了示例pll系统10的一般方面，现在将提供对可能的实施例的更详细描述。

在图3中呈现了pll系统210的示例实施例的框图。在本实施例中，主控制信号222是模拟和差分的，并且包括vtunep和vtunem值。

主控制子系统218包括附加组件，例如pll分频器232和pll环路滤波器234，并且电荷泵236被集成到相频检测器(phasefrequencydetector，pfd)220中，其接收具有参考相位的输入信号214。为进行相频检测，pll分频器232可以将vco时钟频率降低n倍。pll环路滤波器234可以对pfd220的误差信号进行滤波，并且其特征可以是带宽的滤波时间常数。pll系统210闭环电路(pfd220、pll环路滤波器234等)可以将vco时钟保持为等于参考时钟的n倍。

pll系统210通过增加或减少vco差分转向电压vtune_diff(vtunep-vtunem)来补偿频率变化。补偿速度与pll环路滤波器234的时间常数成反比。vtune_diff的改变增加或减少了vco主变容元件224的电容。

主控制子系统218可以根据例如名称为“具有开关电容环路滤波器的全集成差分lcpll(fullyintegrateddifferentiallcpllwithswitchedcapacitorloopfilter)”的美国专利8,773,184的公开来体现。从控制子系统226包括串联的模数转换器(analog-to-digitalconverter，adc)240和数模转换器(digital-to-analogconverter，dac)242，并且生成形式为模拟值vaddp和vaddm的第二控制信号228。如本领域中已知的那样，adc240可以隐含地具有比较器功能。

更详细地说，现在将参照图4a来讨论不具有从控制子系统并且vco频率受温度变化影响的示例pll系统的情况。在温度t_0下，pll输出信号被锁定为所需的频率。在该点310处，主控制信号(vtune_diff)等于零，变容器电容(cvar)等于cvar_0，而其他变容器电容(cvco)等于cvco_0。由于温度从t_0变化到t_new，vco元件的电容发生变化。t_new处的总vco电容将为ctotal_new＝cvar_0+cvco_new，导致点312。

主控制子系统(pll闭环电路)通过增加或减少vtune_diff来补偿该频率变化(在图4a所示的示例中，vtune_diff减少)。vtune_diff的改变增加或减少了vco的主变容元件的电容。经过由主控制子系统的时间常数定义的一定时间之后，t_new处的总vco电容将再次等于ctotal_0＝cvar_new+cvco_new，并且总vco电容在点314处回到pll所需的锁定频率对应的值。如果t_new>>t_0，则vtune_diff可能无法达到允许pll锁定的值(例如，与回路关联的变容元件达到最大能力或轨)。

频率变化可以交替地或组合地从另一个源引起。更详细地说，现在将讨论没有从控制子系统并且vco频率受电源噪声变化影响的示例pll系统的情况。参考图4a以及从点310到312然后到314的移动，尽管应该理解的是，vco频率变化的源不相同。在电源电压v_0下，pll输出信号被锁定为所需的频率。此时，主控制信号(vtune_diff)等于零，变容器电容cvar＝cvar_0，其他变容器电容cvco＝cvco_0。由于电源电压从v_0变为v_new，vco元件的电容发生变化。v_new处的总vco电容将为ctotal_new＝cvar_0+cvco_new。主控制子系统(pll闭环电路)通过增加或减少vtune_diff来补偿频率变化。vtune_diff的改变增加或减少了vco的主变容元件的电容。经过由主控制子系统的时间常数定义的一定时间之后，v_new处的总vco电容将再次等于ctotal_0＝cvar_new+cvco_new，且总vco电容返回到pll所需的锁定频率对应的值。如果电源噪声的频率在环路滤波器带宽内，则vco频率可以通过电源噪声改变来调制，其类型可被称为确定性周期频率调制。例如，这可能对诸如serdes链路的应用的性能产生负面影响。

现在参考4b和4c，以说明利用从控制子系统226的可能的操作模式。在开始时，从变容元件230的电容可以在图4b上的点316处。在如图4a所示锁定pll之后，由从控制子系统226检测vtune_diff。从控制子系统226可生成时间连续的从控制信号vadd_diff(vaddp-vaddm)，并将该信号施加到在上述示例中以从变容元件230的形式提供的补偿电路上。根据vtune_diff，额外的变容器电容将被调整增加或减少，在图4b的例子中，其移动到点318。

现在转到图4c，为了保持锁定，主控制子系统218将自动地将vtune_diff从点314拉回到原始(设计)点320(这里为～0v)。例如，负vtune_diff可以使vadd_diff从0v降低。vadd_diff的减少可以使cvar增加。cvar的增加可以使vco的频率(fvco)降低。fvco的减少可以使vtune_diff增加以保持pll锁定。当vtune_diff达到设计值(例如0v)时，主控制子系统(环路)可以稳定。当温度或电源变化时，由于相同的原理，除非从变容元件230已达到其最大能力，否则vtune_diff将保持在设计点，这可以有利于pll的噪声性能。

图5a和5b示出了pll系统210的示例模拟反应，其中输出信号频率(图5a)和控制信号电压(图5b)被映射在相同的时间尺度上。图5a示出了vco的初始频率偏移330，其在340处逐渐恢复与输入频率锁定。图5b示出了主控制信号222的初始反应342，其由从时间0到时间t1的电压vtunep和vtunem所证明。事实上，主控制子系统218在时间t1之前锁定而没有受从控制子系统226的干扰，并且主控制子系统218的动态行为可以被看作被信号vtunep和vtunem所证明。

在下一个时钟信号(在时间t1之后)，从控制子系统226对vtunep和vtunem反应344。从控制子系统226的动态行为可以被看作被信号vaddp和vaddm所证明。t1处的从控制子系统226在其时间常数内响应突然施加到其adc输入上的输入“vtunediff＝”vtunep”-“vtunem”。相应的信号vaddp和vaddm覆盖vco上的vtunep和vtunem的动作，并最终使vtunep和vtunem达到设计值，在本例中该设计值为0电势差，因为vaddp和vaddm在均衡346处保持其补偿效果。

应该理解的是，这些图是为了说明的目的而提供，并且示出了用于大幅变化的场景。在通常的操作过程中，温度和噪声的变化幅度相对较小，不会产生具有所示幅度的“vaddp/m”变化。

如果附加(从)变容元件230达到其最大范围，则vadd_diff可以停留在其“轨”或最大范围(例如，例如0.8v或-0.8v)内，并且所导致的主变容元件224电容的变化将开始持续，因为vtune_diff不再由vadd_diff补偿。如果从变容元件230与主变容元件224相同，则与没有新的补偿电路的锁定范围相比，新的补偿电路的锁定范围可以扩大(例如原始范围+0.7v)。

应该理解的是，在替代实施例中，变容元件224、230可以包括一个或多个变容器单元。

图6包括可以在图3的实施例中使用的adc240的示意图。更具体地说，图6中所示的adc240是标准的1位flashadc240a(其具有集成的比较器功能)。adc240将模拟信号222转换成数字二进制串244。在此步骤中，来自模拟比较操作的噪声可以上变频为时钟频率，这样可以很容易地滤除，因为dac通常具有时钟频率噪声滤波器。在本实施例中，时钟频率可以任意高达几吉兆赫。因此，滤波器的实现可以非常简单，例如，仅涉及单极点rc滤波器。替代实施例中可以使用替代adc设计。

图7包括可以在图3的实施例中使用的dac242的详细示意图。对应的dac单元可用于n位中的每一位。dac242不仅将数字二进制串244转换为模拟，而且还利用低通滤波器246滤除由于数字至模拟传递函数而已上移至时钟频率的模拟噪声。在这个例子中，低通滤波器246定义了操作的时间常数。dac242的时间常数(第二慢)应该小于adc240的时间常数(最快)，同时显著高于本实施例中的主控制子系统218的时间常数。应该理解的是，存在许多替代的dac设计，并且设计者可以根据给定应用的具体情况来选择替代的dac设计。

使用cadence(商标)设计系统进行了各种模拟，以验证电路的实施。美国专利8,773,184的全电路实施已被用作主控制子系统218。电路实施基于16nmtsmc(硅制造商)的硅模型。下表为结果表格，其参考附图显示的结果图表。

表1：模拟结果

基于这些模拟，预测该实施例应该能够在1v等级的低电源电压下工作，同时补偿高达+/-5％的增加的电源噪声。

更具体地说，在仅具有主控制子系统的pll的情况下经常用于环路稳定性和噪声分析的开环pll传递函数可以表达为：

其中：

kpd-为检相器增益

icp-为电荷泵电流

kvco-为vco收益。对于常规的pll而言，kvco为与频率无关的常数。

h(s)-为环路滤波器传递函数

n-为pll分频器分频比

s＝j×2×π×f-为复数频率(f代表频率)

环路传递函数可以如下式简单表达为：

其中：

rlf和clf且为环路滤波器电阻和电容。

在pll进一步具有如上所述的从控制子系统的情况下，kvco可以用下面的频率相关方程代替：

其中：

-为包括从控制子系统的pll的vco增益

-为与主从变容元件的标称电容相关的系数

τ-是adc和dac链的时间常数；

在本文dac的时间常数在adc+dac链的时间常数中占主导地位且rc滤波器用作dac的情况下，τ＝rdac×cdac。

最后，带有补偿器的pll的开环增益可表达为：

上述方程可用作pll噪声和稳定性分析的基础，用于补偿器α和τ的设计选择。

如可以理解的，上面描述和示出的示例仅是示例性的。锁相环系统的实施例可用于各种应用，包括诸如高速串行至并行接口之类的应用，其中低速并行数据被压缩至串行总线，例如出现在光缆或主时钟的情况下为十几ghz。取决于应用不同，实施例带宽可以非常大，例如高于1ghz、5ghz、10ghz或15ghz，并且实施例可以适用于在宽频率范围内对噪声敏感的应用。主控制子系统(pll控制回路)存在各种替代形式，并且在替代实施例中，可以由设计者选择合适的替代形式。实施例可以以小尺寸、低电流并且集成在芯片的方式来提供。在替代应用中，vco的实施细节会有所不同。例如，一种替代的pll系统可以具有另一种形式的lc储能vco，其与图3中所示和上文描述不同。在又一个替代实施例中，pll系统可以具有环形vco形式的vco，或另一种替代形式的vco。图8示出了具有环形vco的实施示例。该环形vco316是相对直接的实施例的示例，其中包含环形vco316的pll系统的主控制子系统和从控制子系统可以和上文更详细描述的功能相对相似。在pll系统中可以使用主控制信号“vtune”(p，m)和从控制信号“vadd”(p，m)来提供与上述类似的功能。更具体地，vco316具有环形配置的多个栅极350，并且每个栅极350可以基于图8的底部所示的示意图。该示意图上还显示了示例控制信号连接的细节。因此，范围由所附权利要求来指示。