半导体集成电路的制作方法

本公开涉及一种包括电源切换电路的半导体集成电路，该电源切换电路具有对所供给的电源电压进行切换的功能。

背景技术

一般来说，在为了使接口高速化而提高信号的频率的情况下，为抑制功耗增大而减小信号的电压电平。例如，在sd存储卡(安全数字卡：securedigitalcard)的接口标准下，以往是3.3v信号的接口，相对于此，在新的高速标准下是1.8v信号的接口。而且，在如sd存储卡那样广泛普及的接口标准下，要求设备符合新旧两个标准。因此，需要接口电路根据所连接的sd存储卡所对应的标准来切换信号的电压电平。因此，需要将供向接口电路的电源电压切换为3.3v或1.8v的电源切换电路。

某现有技术实现了一种即使在多个电源电压中的一个电源电压处于切断状态的情况下也不让产生寄生二极管电流等无用电流的以下电源切换电路(参照专利文献1)。

专利文献1：国际公开第2014/038115号

技术实现要素：

-发明所要解决的技术问题-

在上述现有技术中，因施加在构成电源切换电路的mos(金属氧化物半导体：metal-oxide-semiconductor)晶体管的端子之间的电压的最大值为3.3v，故使用3.3v耐压mos晶体管，上述3.3v耐压mos晶体管是无论取各晶体管的四个端子中的哪两个端子，都允许上述两个端子之间电位差最大到3.3v的晶体管，从而导致制造工艺成本上升等，由此导致整体成本增加。而且，为了应对耐压而使用外部1.8v/3.3v的多个电源，但是在这种情况下需要具有贯通电流防止控制电路，该贯通电流防止控制电路防止在一方电源供给时的贯通电流。

-用以解决技术问题的技术方案-

本公开仅使用低耐压mos晶体管来实现不让产生无用电流的电源切换电路，并且不需要特别的贯通电流防止控制电路。

本公开的第一半导体集成电路的特征在于，包括：接地端子，其被施加接地电位；第一电源端子，其被施加第一电源电压，在截止状态下，所述第一电源电压表示与接地电位相等的接地电压电平的电压，在导通状态下，所述第一电源电压表示比接地电位高的第一电源电压电平的电压；第二电源端子，其被施加第二电源电压，在截止状态下，所述第二电源电压表示接地电压电平的电压，在导通状态下，所述第二电源电压表示比接地电压电平高且比第一电源电压电平低的第二电源电压电平的电压；第三电源端子，其输出施加在第一电源端子上的第一电源电压或者输出施加在第二电源端子上的第二电源电压；pmos(p沟道mos)晶体管，其连接第一电源端子和第三电源端子；nmos(n沟道mos)晶体管，其连接第二电源端子和第三电源端子；第一切换控制电路，其与pmos晶体管的栅极相连；以及第二切换控制电路，其与nmos晶体管的栅极相连，当第一电源电压处于截止状态且第二电源电压处于导通状态时，第一切换控制电路输出从接地电压电平到第二电源电压电平之间的信号，当第一电源电压和第二电源电压都处于导通状态时，第一切换控制电路输出从第二电源电压电平到第一电源电压电平之间的信号，由此将pmos晶体管控制为导通状态或截止状态，当第一电源电压处于截止状态且第二电源电压处于导通状态时，第二切换控制电路输出从接地电压电平到第二电源电压电平之间的信号，当第一电源电压和第二电源电压都处于导通状态时，第二切换控制电路输出从第二电源电压电平到第一电源电压电平之间的信号，由此将nmos晶体管控制为导通(on)状态或截止(off)状态。

本公开的第二半导体集成电路的特征在于，包括：接地端子，其被施加接地电位；第一电源端子，其被施加第一电源电压，在截止状态下，所述第一电源电压表示与接地电位相等的接地电压电平的电压，在导通状态下，所述第一电源电压表示比接地电位高的第一电源电压电平的电压；第二电源端子，其被施加第二电源电压，在截止状态下，所述第二电源电压表示接地电压电平的电压，在导通状态下，所述第二电源电压表示比接地电压电平高且比第一电源电压电平低的第二电源电压电平的电压；第三电源端子，其输出施加在第一电源端子上的第一电源电压或者输出施加在第二电源端子上的第二电源电压；第一pmos晶体管，其连接第一电源端子和第三电源端子；第二pmos晶体管，其连接第二电源端子和第三电源端子；第一切换控制电路，其与第一pmos晶体管的栅极相连；以及第二切换控制电路，其与第二pmos晶体管的栅极相连，当第一电源电压处于截止状态且第二电源电压处于导通状态时，第一切换控制电路输出从接地电压电平到第二电源电压电平之间的信号，当第一电源电压和第二电源电压都处于导通状态时，第一切换控制电路输出从第二电源电压电平到第一电源电压电平之间的信号，由此将第一pmos晶体管控制为导通状态或截止状态；当第一电源电压处于截止状态且所述第二电源电压处于导通状态时，第二切换控制电路输出从接地电压电平到第二电源电压电平之间的信号，当第一电源电压和第二电源电压都处于导通状态时，第二切换控制电路输出从接地电压电平到第一电源电压电平之间的信号，由此将第二pmos晶体管控制为导通状态或截止状态。

-发明的效果-

根据本公开，在包括电源切换电路的半导体集成电路中，仅使用低耐压mos晶体管就能够实现不让产生无用电流的电源切换电路，并且不需要特别的贯通电流防止控制电路。

附图说明

图1是示出第一实施方式所涉及的半导体集成电路的电路图。

图2是示出选择图1中的第一电源电压和第二电源电压中较高一方的电压的电压选择器的电路图。

图3是示出选择图1中的第一电源电压和第二电源电压中较低一方的电压的电压选择器的电路图。

图4是示出图1中的各切换控制电路中的前级电平移位器的电路图。

图5是示出图1中的各切换控制电路中的后级电平移位器的电路图。

图6是示出图1中的半导体集成电路的工作情况的时序图。

图7是示出图5的变形例的电路图。

图8是示出图4的变形例的电路图。

图9是示出第二实施方式所涉及的半导体集成电路的电路图。

图10是示出图9中的半导体集成电路的工作情况的时序图。

具体实施方式

下面，参照附图说明本公开的两个实施方式。

在各实施方式中，使用包括电源切换电路的半导体集成电路进行说明，该电源切换电路对截止(off)状态(＝0v)/导通(on)状态(＝3.3v)的第一电源电压vdd1、截止状态(＝0v)/导通状态(＝1.8v)的第二电源电压vdd2这两个电源电压进行切换。假设半导体集成电路的内部电源电压vdd可处于截止状态(＝0v)/导通状态(＝0.9v)。

<第一实施方式>

图1是示出第一实施方式所涉及的半导体集成电路的电路图。图1中的半导体集成电路包括电源切换电路1、第一切换控制电路2以及第二切换控制电路3。图1中，voh是第一电源电压vdd1和第二电源电压vdd2中较高一方的电压(选择高电压)，vol是第一电源电压vdd1和第二电源电压vdd2中较低一方的电压(选择低电压)。

电源切换电路1具有第一电源供给端子11、第二电源供给端子12、切换电路以及电源输出端子13。其中，第一电源电压vdd1从外部施加给该第一电源供给端子11；第二电源电压vdd2从外部施加给该第二电源供给端子12；该切换电路由pmos晶体管p1和nmos晶体管n1构成；该电源输出端子13将第一电源电压vdd1或第二电源电压vdd2作为电源电压输出vout向外部输出。就pmos晶体管p1而言，源极与第一电源供给端子11相连，漏极与电源输出端子13相连，栅极与第一切换控制电路2的输出信号即第一切换控制信号sw1相连，背栅极(backgate)与选择高电压voh相连。就nmos晶体管n1而言，源极与第二电源供给端子12相连，漏极与电源输出端子13相连，栅极与第二切换控制电路3的输出信号即第二切换控制信号sw2相连，背栅极与选择低电压vol相连。这里，pmos晶体管p1和nmos晶体管n1都是1.8v耐压mos晶体管，也就是满足即使取各晶体管的四个端子中的任意两个端子，上述两个端子之间的电位差都在1.8v以下这样的偏压条件(1.8v耐压条件)的晶体管。

第一切换控制电路2具有第一电平移位器l1，该第一电平移位器l1接收0v/1.8v的来自外部的输出使能(enable)信号oe和0v/0.9v的来自外部的输入信号in，供给第一切换控制信号sw1。第一电平移位器l1由以第二电源电压vdd2和接地电位vss作为电源的前级电平移位器lv11和以选择高电压voh和选择低电压vol作为电源的后级电平移位器lv21构成。也就是说，第一电平移位器l1利用前级电平移位器lv11将具有从vss(＝0v)电平到vdd(＝0.9v)电平的振幅的输入信号in转换为具有从vss(＝0v)电平到vdd2(＝1.8v)电平的振幅的信号，进一步利用后级电平移位器lv21将前级电平移位器lv11的输出信号转换为具有从选择低电压vol到选择高电压voh的振幅的第一切换控制信号sw1。

第二切换控制电路3具有第二电平移位器l2，该第二电平移位器l2接收0v/1.8v的来自外部的输出使能信号oe和0v/0.9v的来自外部的输入信号in，供给第二切换控制信号sw2。第二电平移位器l2由以第二电源电压vdd2和接地电位vss为电源的前级电平移位器lv12和以选择高电压voh和选择低电压vol为电源的后级电平移位器lv22构成。也就是说，第二电平移位器l2利用前级电平移位器lv12将具有从vss(＝0v)电平到vdd(＝0.9v)电平的振幅的输入信号in转换为具有从vss(＝0v)电平到vdd2(＝1.8v)电平的振幅的信号，进一步利用后级电平移位器lv22将前级电平移位器lv12的输出信号转换为具有从选择低电压vol到选择高电压voh的振幅的第二切换控制信号sw2。

图2是示出供给选择高电压voh的第一电压选择器4的电路图。第一电压选择器4具有第一pmos晶体管p21和第二pmos晶体管p22。就第一pmos晶体管p21而言，源极与第二电源电压vdd2相连，漏极与选择高电压voh相连，栅极与第一电源电压vdd1相连，背栅极与选择高电压voh相连。就第二pmos晶体管p22而言，源极与第一电源电压vdd1相连，漏极与选择高电压voh相连，栅极与第二电源电压vdd2相连，背栅极与选择高电压voh相连。这里，第一pmos晶体管p21和第二pmos晶体管p22都是1.8v耐压mos晶体管。

根据图2所示的第一电压选择器4，如果vdd1＝0v、vdd2＝1.8v，则第一pmos晶体管p21变成导通状态、第二pmos晶体管p22变成截止状态，故变成voh＝vdd2＝1.8v。而且，如果vdd1＝3.3v、vdd2＝1.8v，则第一pmos晶体管p21变成截止状态、第二pmos晶体管p22变成导通状态，故变成voh＝vdd1＝3.3v。也就是说，第一电压选择器4选择第一电源电压vdd1和第二电源电压vdd2中的高电压作为选择高电压voh。

图3是示出供给选择低电压vol的第二电压选择器5的电路图。第二电压选择器5具有第一nmos晶体管n31和第二nmos晶体管n32。就第一nmos晶体管n31而言，源极与第二电源电压vdd2相连，漏极与选择低电压vol相连，栅极与第一电源电压vdd1相连，背栅极与选择低电压vol相连。就第二nmos晶体管n32而言，源极与第一电源电压vdd1相连，漏极与选择低电压vol相连，栅极与第二电源电压vdd2相连，背栅极与选择低电压vol相连。这里，第一nmos晶体管n31和第二nmos晶体管n32都是1.8v耐压mos晶体管。

根据图3所示的第二电压选择器5，如果vdd1＝0v、vdd2＝1.8v，则第一nmos晶体管n31变成截止状态、第二nmos晶体管n32变成导通状态，故变成vol＝vdd1＝0v。而且，如果vdd1＝3.3v、vdd2＝1.8v，则第一nmos晶体管n31变成导通状态、第二nmos晶体管n32变成截止状态，故变成vol＝vdd2＝1.8v。也就是说，第二电压选择器5选择第一电源电压vdd1和第二电源电压vdd2中的低电压作为选择低电压vol。

如上所述，根据第一电压选择器4和第二电压选择器5，如果vdd1＝0v、vdd2＝1.8v，则变成voh＝1.8v、vol＝0v。而且，如果vdd1＝3.3v、vdd2＝1.8v，则变成voh＝3.3v、vol＝1.8v。

图4是示出图1中的各切换控制电路2、3中的前级电平移位器lv11、lv12的电路图。图4的结构表示的是如下所述的电平移位器，其接收上述输入信号in、上述输出使能信号oe以及第二电源电压vdd2，生成输出给后级电平移位器lv21、lv22的输出信号out1，该电平移位器具有第一pmos晶体管p41、第二pmos晶体管p42、第三pmos晶体管p43、第四pmos晶体管p44、第一nmos晶体管n41、第二nmos晶体管n42、第三nmos晶体管n43以及第一反相器inv41、第二反相器inv42，上述的第一pmos晶体管p41、第二pmos晶体管p42、第三pmos晶体管p43、第四pmos晶体管p44、第一nmos晶体管n41、第二nmos晶体管n42、第三nmos晶体管n43、第一反相器inv41、第二反相器inv42仅由1.8v耐压mos晶体管构成。第一反相器inv41让输入信号in的逻辑电平反相，第二反相器inv42让输出使能信号oe的逻辑电平反相。就第一pmos晶体管p41而言，源极与第二电源电压vdd2相连，漏极与第二pmos晶体管p42的源极相连，栅极与第二反相器inv42的输出信号和第三pmos晶体管p43的栅极相连。就第二pmos晶体管p42而言，漏极与第四pmos晶体管p44的栅极和第一nmos晶体管n41的漏极相连，栅极与输出信号out1、第四pmos晶体管p44的漏极、第二nmos晶体管n42的漏极以及第三nmos晶体管n43的漏极相连。就第三pmos晶体管p43而言，源极与第二电源电压vdd2相连，漏极与第四pmos晶体管p44的源极相连。就第一nmos晶体管n41而言，源极与接地电位相连，栅极与输入信号in相连。就第二nmos晶体管n42而言，源极与接地电位相连，栅极与第一反相器inv41的输出信号相连。就第三nmos晶体管n43而言，源极与接地电位相连，栅极与第二反相器inv42的输出信号相连。

根据图4的结构，如果输出使能信号oe为l电平，则第二反相器inv42的输出信号就变成h电平，第一pmos晶体管p41、第三pmos晶体管p43都变成截止状态，第三nmos晶体管n43变成导通状态，故无论输入信号in的逻辑电平如何，输出信号out1都被固定在l(＝0v)电平上。

接下来，说明在图4中输出使能信号oe为h电平且输入信号in为h(＝0.9v)电平的情况下电平移位器是如何工作的。因为输出使能信号oe为h电平，所以第二反相器inv42的输出信号变成l电平，第一pmos晶体管p41、第三pmos晶体管p43都变成导通状态，第三nmos晶体管n43变成截止状态。另一方面，因为输入信号in为h电平，所以第一nmos晶体管n41和第四pmos晶体管p44都变成导通状态，第二nmos晶体管n42和第二pmos晶体管p42都变成截止状态。其结果是，输出信号out1变成h(＝1.8v)电平。

最后，说明在图4中输出使能信号oe为h电平且输入信号in为l(＝0v)电平的情况下电平移位器是如何工作的。因为输出使能信号oe为h电平，所以第二反相器inv42的输出信号变成l电平，第一pmos晶体管p41、第三pmos晶体管p43都变成导通状态，第三nmos晶体管n43变成截止状态。另一方面，因为输入信号in为l电平，所以第一nmos晶体管n41和第四pmos晶体管p44都变成截止状态，第二nmos晶体管n42和第二pmos晶体管p42都变成导通状态。其结果是，输出信号out1变成l(＝0v)电平。

如上所述，根据图4的结构，边接受利用输出使能信号oe进行的控制，边接收振幅为0.9v的输入信号in，就能够得到逻辑电平与输入信号in相同且振幅为1.8v的输出信号out1。

图5是示出图1中的各切换控制电路2、3中的后级电平移位器lv21、lv22的电路图。图5的结构表示的是如下所述的电平移位器，其接收前级电平移位器lv11、lv12的输出信号out1作输入信号in1，且接收第二电源电压vdd2、选择高电压voh以及选择低电压vol，生成输出信号out作为上述第一切换控制信号sw1和第二切换控制信号sw2，该电平移位器具有第一pmos晶体管p51、第二pmos晶体管p52、第三pmos晶体管p53、第四pmos晶体管p54、第五pmos晶体管p55、第六pmos晶体管p56、第七pmos晶体管p57、第八pmos晶体管p58、第一nmos晶体管n51、第二nmos晶体管n52、第三nmos晶体管n53、第四nmos晶体管n54、第五nmos晶体管n55、第六nmos晶体管n56、第七nmos晶体管n57、第八nmos晶体管n58以及反相器inv51，它们仅由1.8v耐压mos晶体管构成。反相器inv51让输入信号in1的逻辑电平反相。就第一pmos晶体管p51而言，源极与选择高电压voh、自身的背栅极、第二pmos晶体管p52的背栅极以及第五pmos晶体管p55的背栅极相连，漏极与第二pmos晶体管p52的源极和第五pmos晶体管p55的漏极相连，栅极与输出信号out、第六pmos晶体管p56的源极、第八pmos晶体管p58的源极和背栅极以及第七nmos晶体管n57的漏极相连。就第二pmos晶体管p52而言，漏极与第七pmos晶体管p57的栅极和第一nmos晶体管n51的漏极相连，栅极与选择低电压vol相连。就第三pmos晶体管p53而言，源极与选择高电压voh、自身的背栅极、第四pmos晶体管p54的背栅极和第六pmos晶体管p56的背栅极相连，漏极与第四pmos晶体管p54的源极和第六pmos晶体管p56的漏极相连，栅极与第五pmos晶体管p55的源极、第七pmos晶体管p57的源极和背栅极以及第五nmos晶体管n55的漏极相连。就第四pmos晶体管p54而言，漏极与第八pmos晶体管p58的栅极和第三nmos晶体管n53的漏极相连，栅极与选择低电压vol相连。第五pmos晶体管p55和第六pmos晶体管p56各自的栅极与选择低电压vol相连。第七pmos晶体管p57和第八pmos晶体管p58各自的漏极也与选择低电压vol相连。就第一nmos晶体管n51而言，源极与第二nmos晶体管n52的漏极相连，栅极与第二电源电压vdd2相连。就第二nmos晶体管n52而言，源极与接地电位相连，栅极与输入信号in1和第六nmos晶体管n56的栅极相连。就第三nmos晶体管n53而言，源极与第四nmos晶体管n54的漏极相连，栅极与第二电源电压vdd2相连。就第四nmos晶体管n54而言，源极与接地电位相连，栅极与反相器inv51的输出信号和第八nmos晶体管n58的栅极相连。就第五nmos晶体管n55而言，源极与第六nmos晶体管n56的漏极相连，栅极与第二电源电压vdd2相连。第六nmos晶体管n56的源极与选择低电压vol相连。就第七nmos晶体管n57而言，源极与第八nmos晶体管n58的漏极相连，栅极与第二电源电压vdd2相连。第八nmos晶体管n58的源极与选择低电压vol相连。

在图5中，voh＝1.8v、vol＝0v的情况下，如果输入信号in1为h(＝1.8v)电平，则第三pmos晶体管p53、第四pmos晶体管p54、第六pmos晶体管p56、第七pmos晶体管p57、第一nmos晶体管n51、第二nmos晶体管n52、第五nmos晶体管n55以及第六nmos晶体管n56分别变成导通状态，第一pmos晶体管p51、第二pmos晶体管p52、第五pmos晶体管p55、第八pmos晶体管p58、第三nmos晶体管n53、第四nmos晶体管n54、第七nmos晶体管n57以及第八nmos晶体管n58分别变成截止状态。其结果是，输出信号out变成h(＝1.8v)电平。

在图5中，voh＝1.8v、vol＝0v的情况下，如果输入信号in1为l(＝0v)电平，则第一pmos晶体管p51、第二pmos晶体管p52、第五pmos晶体管p55、第八pmos晶体管p58、第三nmos晶体管n53、第四nmos晶体管n54、第七nmos晶体管n57以及第八nmos晶体管n58分别变成导通状态，第三pmos晶体管p53、第四pmos晶体管p54、第六pmos晶体管p56、第七pmos晶体管p57、第一nmos晶体管n51、第二nmos晶体管n52、第五nmos晶体管n55以及第六nmos晶体管n56分别变成截止状态。其结果是，输出信号out变成l(＝0v)电平。

在图5中，voh＝3.3v、vol＝1.8v的情况下，如果输入信号in1为h(＝1.8v)电平，则第三pmos晶体管p53、第四pmos晶体管p54、第六pmos晶体管p56、第七pmos晶体管p57、第一nmos晶体管n51、第二nmos晶体管n52、第五nmos晶体管n55以及第六nmos晶体管n56分别变成导通状态，第一pmos晶体管p51、第二pmos晶体管p52、第五pmos晶体管p55、第八pmos晶体管p58、第三nmos晶体管n53、第四nmos晶体管n54、第七nmos晶体管n57以及第八nmos晶体管n58分别变成截止状态。其结果是，输出信号out变成h(＝3.3v)电平。

最后，在图5中，voh＝3.3v、vol＝1.8v的情况下，如果输入信号in1为l(＝0v)电平，则第一pmos晶体管p51、第二pmos晶体管p52、第五pmos晶体管p55、第八pmos晶体管p58、第三nmos晶体管n53、第四nmos晶体管n54、第七nmos晶体管n57以及第八nmos晶体管n58分别变成导通状态，第三pmos晶体管p53、第四pmos晶体管p54、第六pmos晶体管p56、第七pmos晶体管p57、第一nmos晶体管n51、第二nmos晶体管n52、第五nmos晶体管n55以及第六nmos晶体管n56分别变成截止状态。其结果是，输出信号out变成l(＝1.8v)电平。

图6是示出图1中的半导体集成电路的工作情况的时序图。在时刻t1以前的初始状态下，内部电源电压vdd、第二电源电压vdd2、第一电源电压vdd1、输出使能信号oe、输入信号in、第一切换控制信号sw1、第二切换控制信号sw2、电源电压输出vout皆为0v。

在时刻t1，内部电源电压vdd上升。这样一来，就做好了将输入信号in供给第一切换控制电路2、第二切换控制电路3的准备工作。

在时刻t2，第二电源电压vdd2上升。其结果是，变成voh＝1.8v、vol＝0v。因为oe＝l(＝0v)，所以第一切换控制信号sw1、第二切换控制信号sw2都维持0v。在该时刻，pmos晶体管p1处于导通状态、nmos晶体管n1处于截止状态，因此维持vout＝0v的状态。pmos晶体管p1的源极、漏极、栅极和背栅极各自的电压分别为0v、0v、0v、1.8v。而且，nmos晶体管n1的源极、漏极、栅极和背栅极各自的电压为1.8v、0v、0v、0v。因此，pmos晶体管p1和nmos晶体管n1都满足1.8v耐压条件。而且，在这样一方电源供给时，nmos晶体管n1可靠地维持截止状态，故即使不设置特别的贯通电流防止控制电路，也不会发生贯通电流从第二电源供给端子12流向第一电源供给端子11的情况。

在时刻t3，第一电源电压vdd1上升。其结果是，变成voh＝3.3v，vol＝1.8v。oe＝l(＝0v)不变，但是用后级电平移位器lv21、lv22中选择高电压voh和选择低电压vol发生变化，故第一切换控制信号sw1、第二切换控制信号sw2都变成1.8v。在该时刻，pmos晶体管p1处于导通状态、nmos晶体管n1处于截止状态，因此变成vout＝3.3v。pmos晶体管p1的源极、漏极、栅极和背栅极各自的电压为3.3v、3.3v、1.8v、3.3v。nmos晶体管n1的源极、漏极、栅极和背栅极各自的电压为1.8v、3.3v、1.8v、1.8v。因此，pmos晶体管p1和nmos晶体管n1都满足1.8v耐压条件。

在时刻t4，输出使能信号oe上升。因in＝0v不变，故其它信号不发生变化。

在时刻t5，输入信号in上升。其结果是，第一切换控制信号sw1、第二切换控制信号sw2都变成3.3v。在该时刻，pmos晶体管p1朝着截止状态变化，nmos晶体管n1朝着导通状态变化，因此变成vout＝1.8v。pmos晶体管p1的源极、漏极、栅极和背栅极各自的电压为3.3v、1.8v、3.3v、3.3v。nmos晶体管n1的源极、漏极、栅极和背栅极各自的电压为1.8v、1.8v、3.3v、1.8v。因此，pmos晶体管p1和nmos晶体管n1都满足1.8v耐压条件。

在时刻t6，输入信号in下降，在时刻t7，输出使能信号oe下降，在时刻t8，第一电源电压vdd1下降，在时刻t9，第二电源电压vdd2下降，在时刻t10，内部电源电压vdd下降，由此返回初始状态。

图7是示出图5的变形例的电路图。图5的结构表示的是如下所述的电平移位器，其接收前级电平移位器lv11、lv12的输出信号out1作为输入信号in1且接收择高电压voh和选择低电压vol，生成输出信号out作为上述的第一切换控制信号sw1、第二切换控制信号sw2，该电平移位器具有第一pmos晶体管p71、第二pmos晶体管p72、第三pmos晶体管p73、第四pmos晶体管p74、第五pmos晶体管p75、第六pmos晶体管p76、第一nmos晶体管n71、第二nmos晶体管n72、第三nmos晶体管n73、第四nmos晶体管n74以及反相器inv71。其中，第五pmos晶体管p75、第六pmos晶体管p76以及反相器inv71由1.8v耐压mos晶体管构成，第一pmos晶体管p71～第四pmos晶体管p74、第一nmos晶体管n71～第四nmos晶体管n74都由ld(横向扩散：laterallydiffused)mos晶体管构成。这里，ldmos晶体管意味着以下mos晶体管，即：能够对该mos晶体管的源漏极间、栅漏极间以及背栅极漏极间施加3.3v的电压，但其它端子间电压却应该满足1.8v耐压条件。

反相器inv71让输入信号in1的逻辑电平反相。就第一pmos晶体管p71而言，源极与选择高电压voh、自身的背栅极以及第三pmos晶体管p73的背栅极相连，漏极与第三pmos晶体管p73的漏极、第五pmos晶体管p75的栅极以及第一nmos晶体管n71的漏极相连，栅极与输出信号out、第四pmos晶体管p74的源极、第六pmos晶体管p76的源极和背栅极以及第四nmos晶体管n74的漏极相连。就第二pmos晶体管p72而言，源极与选择高电压voh、自身的背栅极、第四pmos晶体管p74的背栅极相连，漏极与第四pmos晶体管p74的漏极、第六pmos晶体管p76的栅极和第二nmos晶体管n72的漏极相连，栅极与第二pmos晶体管p72的源极、第五pmos晶体管p75的源极和背栅极以及第三nmos晶体管n73的漏极相连。第三pmos晶体管p73和第四pmos晶体管p74各自的栅极与选择低电压vol相连。第五pmos晶体管p75和第六pmos晶体管p76各自的漏极也与选择低电压vol相连。就第一nmos晶体管n71而言，源极与接地电位相连，栅极与输入信号in1和第三nmos晶体管n73的栅极相连。就第二nmos晶体管n72而言，源极与接地电位相连，栅极与反相器inv71的输出信号和第四nmos晶体管n74的栅极相连。第三nmos晶体管n73和第四nmos晶体管n74各自的源极与选择低电压vol相连。

在图7中，voh＝1.8v、vol＝0v的情况下，如果输入信号in1为h(＝1.8v)电平，则第二pmos晶体管p72、第四pmos晶体管p74、第五pmos晶体管p75、第一nmos晶体管n71和第三nmos晶体管n73分别变成导通状态，第一pmos晶体管p71、第三pmos晶体管p73、第六pmos晶体管p76、第二nmos晶体管n72和第四nmos晶体管n74分别变成截止状态。其结果是，输出信号out变成h(＝1.8v)电平。

图7中，在voh＝1.8v、vol＝0v的情况下，如果输入信号in1为l(＝0v)电平，则第一pmos晶体管p71、第三pmos晶体管p73、第六pmos晶体管p76、第二nmos晶体管n72和第四nmos晶体管n74分别变成导通状态，第二pmos晶体管p72、第四pmos晶体管p74、第五pmos晶体管p75、第一nmos晶体管n71和第三nmos晶体管n73分别变成截止状态。其结果是，输出信号out变成l(＝0v)电平。

而且，在图7中，voh＝3.3v、vol＝1.8v的情况下，如果输入信号in1为h(＝1.8v)电平，则输出信号out就变成h(＝3.3v)电平。此时，第二pmos晶体管p72、第四pmos晶体管p74、第五pmos晶体管p75、第一nmos晶体管n71和第三nmos晶体管n73分别变成导通状态，第一pmos晶体管p71、第三pmos晶体管p73、第六pmos晶体管p76、第二nmos晶体管n72和第四nmos晶体管n74分别变成截止状态。虽然其中的第一pmos晶体管p71的栅漏极间、第三pmos晶体管p73的背栅极与漏极间、第二nmos晶体管n72的栅漏极间、以及第四nmos晶体管n74的栅漏极间的电压达到3.3v，但因为这些晶体管采用的都是ldmos晶体管，故不会发生耐压问题。

最后，在图7中，voh＝3.3v、vol＝1.8v的情况下，如果输入信号in1为l(＝0v)电平，输出信号out就变成l(＝1.8v)电平。此时，第一pmos晶体管p71、第三pmos晶体管p73、第六pmos晶体管p76、第二nmos晶体管n72和第四nmos晶体管n74分别变成导通状态，第二pmos晶体管p72、第四pmos晶体管p74、第五pmos晶体管p75、第一nmos晶体管n71和第三nmos晶体管n73分别变成截止状态。虽然其中的第二pmos晶体管p72的栅漏极间、第四pmos晶体管p74的背栅极漏极间、第一nmos晶体管n71的栅漏极间以及第三nmos晶体管n73的栅漏极间的电压达到3.3v，但因为这些晶体管采用的都是ldmos晶体管，故不会发生耐压问题。

根据图7的结构，与第一pmos晶体管p71～第四pmos晶体管p74和第一nmos晶体管n71～第四nmos晶体管n74都采用3.3v耐压mos晶体管的情况相比，通过采用ldmos晶体管作为上述晶体管，就能够实现电路规模较小的电平移位器。

需要说明的是，将图7中的第一pmos晶体管p71、第二pmos晶体管p72以及第一nmos晶体管n71～第四nmos晶体管n74分别替换为两个1.8v耐压mos晶体管的级联连接，且将第三pmos晶体管p73和第四pmos晶体管p74分别替换为一个1.8v耐压mos晶体管以后的结构大致相当于图5的结构。

图8是示出图4的变形例的电路图。图8的结构是在具有第一pmos晶体管p81、第二pmos晶体管p82、第三pmos晶体管p83、第四pmos晶体管p84、第一nmos晶体管n81、第二nmos晶体管n82、第三nmos晶体管n83、第一反相器inv81、第二反相器inv82的结构，即与图4一样的结构的输出级上增加第三反相器inv83而构成的，第一pmos晶体管p81、第二pmos晶体管p82、第三pmos晶体管p83、第四pmos晶体管p84、第一nmos晶体管n81、第二nmos晶体管n82、第三nmos晶体管n83、第一反相器inv81、第二反相器inv82、第三反相器inv83仅由1.8v耐压mos晶体管构成。第三反相器inv83与第二电源电压vdd2和接地电位相连，第三反相器inv83的输出是向后级电平移位器lv21、lv22输出的输出信号xout。

根据图8的结构，如果输出使能信号oe为l(＝0v)电平，则无论输入信号in的逻辑电平如何，输出信号xout都会被固定在h(＝1.8v)电平上。在输出使能信号oe为h(＝1.8v)电平的情况下，如果输入信号in为h(＝0.9v)电平，输出信号xout就会变成l(＝0v)电平，如果输入信号in为l(＝0v)电平，输出信号xout就会变成h(＝1.8v)电平。

如上所述，根据图8的结构，边接受利用输出使能信号oe进行的控制，边接收振幅为0.9v的输入信号in，就能够得到具有与输入信号in相反的逻辑电平的振幅1.8v的输出信号xout。

如果让图1中的第一切换控制电路2中的前级电平移位器lv11和第二切换控制电路3中的前级电平移位器lv12二者从图4所示的结构变成图8所示的结构，就能够将输出使能信号oe为l电平的情况下的电源电压输出vout从第一电源电压vdd1(＝3.3v)变更为vdd2(＝1.8v)。

如果使图1中的第二切换控制电路3中的前级电平移位器lv12保持图4所示的结构不变，且让第一切换控制电路2中的前级电平移位器lv11从图4所示的结构变更为图8所示的结构，那么，在输出使能信号oe为l电平的情况下，pmos晶体管p1和nmos晶体管n1二者都变成截止状态，故能够将电源电压输出vout用作高阻抗输出。

如上所述，根据第一实施方式，仅使用低耐压mos晶体管，即仅使用1.8v耐压mos晶体管或ldmos晶体管，就能够实现不让产生无用电流的电源切换电路，并且不需要特别的贯通电流防止控制电路。

<第二实施方式>

图9是示出第二实施方式所涉及的半导体集成电路的电路图。图9中的半导体集成电路包括电源切换电路1a、第一切换控制电路2以及第二切换控制电路3a。

图9中的电源切换电路1a将图1中的电源切换电路1中的nmos晶体管n1替换为pmos晶体管p2，从而降低了esd(electrostaticdischarge，静电放电)风险。在以下说明中，将位于第一电源供给端子11和电源输出端子13之间的pmos晶体管p1称为“第一pmos晶体管”，将位于第二电源供给端子12和电源输出端子13之间的pmos晶体管p2称为“第二pmos晶体管”。第一pmos晶体管p1和第二pmos晶体管p2各自的背栅极与选择高电压voh相连。

图9中的第一切换控制电路2具有结构与图1中的情况一样的第一电平移位器l1。第一电平移位器l1将第一切换控制信号sw1供向第一pmos晶体管p1的栅极。

图9中的第二切换控制电路3a不仅具有结构与图1中的情况一样的第二电平移位器l2，还具有第三电平移位器l3、第三pmos晶体管p91、第四pmos晶体管p92以及第一nmos晶体管n91、第二nmos晶体管n92。第三电平移位器l3由结构与上述的前级电平移位器lv11、lv12一样的电平移位器lv13构成，第三电平移位器l3接收0v/1.8v的输出使能信号oe和0v/0.9v的输入信号in，生成0v/1.8v的信号。就第三pmos晶体管p91而言，源极与选择高电压voh相连，漏极与第四pmos晶体管p92的源极相连，栅极与第二电平移位器l2的输出信号相连。就第四pmos晶体管p92而言，漏极与第二切换控制信号sw2和第二nmos晶体管n92的漏极相连，栅极与第二电源电压vdd2相连。就第一nmos晶体管n91而言，源极与接地电位vss相连，漏极与第二nmos晶体管n92的源极相连，栅极与第三电平移位器l3的输出信号相连。第二nmos晶体管n92的栅极与第二电源电压vdd2相连。第三pmos晶体管p91、第四pmos晶体管p92以及第一nmos晶体管n91、第二nmos晶体管n92构成让第二电平移位器l2的输出信号的逻辑电平反相的反相器。也就是说，图9中的第二电平移位器l2经该反相器将第二切换控制信号sw2供给第二pmos晶体管p2的栅极。

图10是示出图9中的半导体集成电路的工作情况的时序图。图10与图6的波形相比时不同之处仅仅是，在图10中第二切换控制信号sw2的波形不同。

在图10中的时刻t2到时刻t3以及时刻t8到时刻t9，vdd1＝0v，vdd2＝1.8v，故变成voh＝1.8v，vol＝0v。在该情况下，第一切换控制信号sw1为l(＝0v)电平，第二切换控制信号sw2为h(＝1.8v)电平，vout＝0v。此时，第一pmos晶体管p1的源极、漏极、栅极以及背栅极各自的电压为0v、0v、0v、1.8v。而且，第二pmos晶体管p2的源极、漏极、栅极以及背栅极各自的电压为1.8v、0v、1.8v、1.8v。因此，第一pmos晶体管p1、第二pmos晶体管p2都满足1.8v耐压条件。而且，在这样一方电源供给时，第二pmos晶体管p2可靠地维持截止状态，故即使不设置特别的贯通电流防止控制电路，也不会发生贯通电流从第二电源供给端子12流向第一电源供给端子11的情况。

而且，在图10中的时刻t3到时刻t8，vdd1＝3.3v，vdd2＝1.8v，故变成voh＝3.3v，vol＝1.8v。在该情况下，如果第一切换控制信号sw1为l(＝1.8v)电平，则第二切换控制信号sw2为h(＝3.3v)电平、vout＝3.3v。此时，第二pmos晶体管p2的源极、漏极、栅极以及背栅极各自的电压为1.8v、3.3v、3.3v、3.3v，满足1.8v耐压条件。另一方面，如果第一切换控制信号sw1为h(＝3.3v)电平，则第二切换控制信号sw2为l(＝0v)电平，变成vout＝1.8v。此时，第二pmos晶体管p2处于导通状态，该第二pmos晶体管p2的源极、漏极、栅极以及背栅极各自的电压为1.8v、1.8v、0v、3.3v，在该情况下，也满足1.8v耐压条件。

需要说明的是，如果图9中的第三pmos晶体管p91和第一nmos晶体管n91分别采用ldmos晶体管，就能够省去第四pmos晶体管p92和第二nmos晶体管n92。在vdd1＝3.3v、vdd2＝1.8v，从而voh＝3.3v、vol＝1.8v的情况下，第一nmos晶体管n91处于截止状态、sw2＝3.3v时，该第一nmos晶体管n91的栅漏极间的电压变为3.3v，但是因为采用的是ldmos晶体管，故不会发生耐压问题。而且，voh＝3.3v、vol＝1.8v的情况下，第三pmos晶体管p91处于截止状态、sw2＝0v时，该第三pmos晶体管p91的源漏极间和栅漏极间的电压变为3.3v，但是因为采用的是ldmos晶体管，故不会发生耐压问题。

如上所述，根据第二实施方式，仅使用低耐压mos晶体管，即仅使用1.8v耐压mos晶体管或ldmos晶体管，也能够实现不让产生无用电流的电源切换电路，并且不需要特别的贯通电流防止控制电路。

-产业实用性-

综上所述，本公开所涉及的半导体集成电路具有仅使用低耐压mos晶体管来实现不让产生无用电流的电源切换电路，并且不需要特别的贯通电流防止控制电路的效果，作为包括电源切换电路的半导体集成电路等很有用，上述电源切换电路具有切换所供给的电源电压的功能。

-符号说明-

1、1a电源切换电路

2、3、3a切换控制电路

4、5电压选择器

11、12电源供给端子

13电源输出端子

in输入信号

l1、l2、l3、lv13电平移位器

lv11、lv12前级电平移位器

lv21、lv22后级电平移位器

n1、n91、n92nmos晶体管

oe输出使能信号

p1、p2、p91、p92pmos晶体管

sw1、sw2切换控制信号

vdd内部电源电压(0v/0.9v)

vdd1第一电源电压(0v/3.3v)

vdd2第二电源电压(0v/1.8v)

voh选择高电压

vol选择低电压

vout电源电压输出

vss接地电位(0v)