专利名称：半导体集成电路的制作方法
技术领域：
本发明总体而言涉及一种半导体电路，具体而言涉及一种半导体集成电路。
背景技术：
通常，半导体集成电路采用用于改变各种设定值、执行修复操作等的熔丝。 在半导体集成电路中使用的熔丝可以是使用激光来切断的激光熔丝。另一方面，半导体集成电路中使用的熔丝可以是电特性因施加高电压而改变的电熔丝。参照图I，电熔丝包括反熔丝。反熔丝开始具有高阻抗，且被设计成产生导电路径。例如，施加断裂偏置电压至彼此共同连接的源极、漏极和栅极，以使栅极氧化物Gox断裂，从而栅极、源极、漏极与本体可彼此连接。根据已知技术，施加具有大电压差的电压VPPF与VBBF至熔丝的两端作为断裂偏置电压。激光切断型熔丝在封装之后不能使用，而电熔丝即使在封装之后也可以使用例如可以电切断或电连接。对于这种电熔丝，用于产生断裂偏置电压的电路可以被包括在半导体集成电路中，例如在其中形成有此电熔丝的电路配置中，或者可由外部设备提供断裂偏置电压。参照图2，一种已知的半导体集成电路I被配置成在其中产生断裂偏置电压。半导体集成电路I包括电源控制模块12和13，以及熔丝组11。可以提供多个熔丝组11，且每个熔丝组11可以包括多个电熔丝。电源控制模块12和13分别使用内部电源VPP和VBB产生断裂偏置电压VPPF和 VBBF0此处，内部电源VPP和VBB分别是由VPP泵(未示出)和VBB泵(未示出)在内部产生的电源。就这点而言，相比于不使用内部电源VPP和VBB在内部产生断裂偏置电压VPPF和 VBBF的情况，在使用内部电源VPP和VBB产生断裂偏置电压VPPF和VBBF的情况中，需要增加电荷泵的数目。因此，电路面积会增加，且难以供应精确和稳定的断裂偏置电压。参照图3，一种已知的半导体集成电路2被配置成从外部测试设备接收断裂偏置电压VPPF和VBBF。半导体集成电路2包括断裂偏置的专用端子16和17、电源控制模块14和15以及熔丝组11。
断裂偏置的专用端子16和17被配置成不在正常操作中使用，而是仅在熔丝断裂操作中从外部测试设备接收断裂偏置电压VPPF和VBBF。断裂偏置的专用端子16和17可以是焊盘或FBGA(细间距球栅阵列，fine ball grid array)的封装球。此外，电源控制模块14和15将经由断裂偏置的专用端子16、17所供应的断裂偏置电压VPPF与VBBF提供至熔丝组11。但是，由于专用端子16、17的面积，半导体集成电路的尺寸会增加，且关于电源供应端子的电路设计会变得复杂。
发明内容
本文描述一种半导体集成电路，其能够供应稳定的断裂偏置电压，并减小与电源端子相关联的电路的面积，并改善所述电路的设计效率。在本发明的一个实施例中，一种半导体集成电路包括熔丝组；端子，所述端子被指定为在正常操作中被施加第一外部信号；以及控 制单元，所述控制单元被配置成在熔丝控制操作中经由所述端子接收第二外部信号，并将所接收的第二外部信号施加至熔丝组。在本发明的一个实施例中，一种半导体集成电路包括熔丝组；第一端子，所述第一端子被指定为在正常操作中被施加第一外部信号；第一控制单元，所述第一控制单元被配置成在熔丝断裂操作中经由第一端子接收第二外部信号，并将所接收的第二外部信号施加至熔丝组；第二端子，所述第二端子被指定为在正常操作中被施加第三外部信号；以及第二控制单元，所述第二控制单元被配置成在熔丝断裂操作中经由第二端子接收第四外部信号，并将所接收的第四外部信号施加至熔丝组。
下面结合附图描述本发明的特征、方面和实施例，其中图I是说明已知的电熔丝的截面图；图2是示出一种已知的半导体集成电路的框图；图3是示出另一种已知的半导体集成电路的框图；图4是示出根据本发明的一个实施例的半导体集成电路的框图；图5至图7是图4所示的半导体集成电路的示例性实施例的电路图；图8是示出根据本发明的一个实施例的半导体集成电路的框图；图9是8图所示的半导体集成电路的电路图；图10是示出根据本发明的一个实施例的半导体集成电路的框图；以及图11是图10所示的半导体集成电路的电路图。
具体实施例方式下面将结合示例性实施例参照
根据本发明的半导体集成电路。在本发明的一个实施例中，没有使用断裂偏置电压的专用端子，而是经由被指定用于正常操作的端子，在正常操作中接收第一外部信号，在熔丝控制操作例如熔丝断裂操作中接收第二外部信号以将第二外部信号施加至选中的熔丝。
本发明的实施例示范出使用被指定用于正常操作而不用于测试操作的端子的情况，特别是示范出使用将参考电压接收作为第一外部信号的端子的情况。此外，本发明的实施例示范出将断裂偏置电压供应作为第二外部信号的情况。这里，参考电压可以用于确定输入至半导体集成电路的数据和地址的各自的值。图4是示出根据本发明的一个实施例的半导体集成电路的框图。 参照图4，根据本发明的一个实施例的半导体集成电路100包括第一和第二端子 130和140、控制单元200以及熔丝组500。第一端子130在正常操作中从与半导体集成电路100电连接的控制器接收电压。 在正常操作中，控制器可以将具有预设的电平(例如VDD/2)的第一参考电压VREF_DQ提供至第一端子130。在熔丝断裂操作中可以从测试设备向第一端子130提供电压。在熔丝断裂操作中，测试设备可以向第一端子130提供具有与正常操作中的操作电压的电压电平不同的电平一例如具有与上面参照图3所述的断裂偏置电压VPPF相同的电平一的第一断裂偏置电压VRUPTP。第二端子140在正常操作中从与半导体集成电路100电连接的控制器接收电压。 在正常操作中，控制器可以向第二端子140提供具有预设的电平(例如VDD/2)的第二参考电压 VREF_CA。在熔丝断裂操作中可以从测试设备向第二端子140提供电压。在熔丝断裂操作中，测试设备可以向第二端子140提供具有与正常操作中的操作电压的电压电平不同的电平一例如具有与上面参照图3所述的断裂偏置电压VBBF相同的电平一的第二断裂偏置电压VRUPTB。控制单元200被配置成响应于测试模式信号TM而将第一和第二端子130和140 与熔丝组500耦接。根据一个例子，控制单元200响应于测试模式信号TM的激活而将第一和第二端子 130和140与熔丝组500电连接。此外，控制单元200响应于测试模式信号TM的去激活而将第一和第二端子130和 140分别与缓冲器110和120电连接。 控制单元200可以包括第一控制单元300和第二控制单元400。第一控制单元300被配置成响应于测试模式信号TM而将经由第一端子130输入的第一断裂偏置电压VRUPTP提供至熔丝组500。根据一个例子，第一控制单元300被配置成响应于测试模式信号TM的去激活而将经由第一端子130输入的第一参考电压VREF_DQ提供至缓冲器110。此外，第一控制单元300可以被配置成产生内部电压VDDl，并将所产生的内部电压VDDl提供至熔丝组500。根据一个例子，第二控制单元400被配置成响应于测试模式信号TM的激活而将经由第二端子140输入的电压提供至熔丝组500作为第二断裂偏置电压VRUPTB。此外，第二控制单元400被配置成响应于测试模式信号TM的去激活而将经由第二端子140输入的第二参考电压VREF_CA提供至缓冲器120。另外，第二控制单元400可被配置成产生内部电压VSS1，并将所产生的内部电压VSSl提供至熔丝组500。第一断裂偏置电压VRUPTP的电平可以高于泵浦电压VPP。第二断裂偏置电压 VRUPTB可以是电平低于本体偏置电压VBB的负电压。第一和第二断裂偏置电压VRUPTP和VRUPTB可以具有与以上参照图3所述的断裂偏置电压VPPF和VBBF相同的电平。可以提供多个熔丝组500，且每个熔丝组500可以包括多个电熔丝。熔丝组500被配置成接收测试模式信号TM、熔丝地址信号ADD〈0:N>、上电信号 PWRUP、第一和第二断裂偏置电压VRUPTP和VRUPTB以及内部电压VDDl和VSS1。熔丝组500被配置成响应于熔丝地址信号ADD〈0:N>而将第一和第二断裂偏置电压VRUPTP和VRUPTB施加至选中的熔丝，并改变所述熔丝的状态。熔丝组500被配置成根据熔丝地址信号ADD〈0:N>而阻断向未选中的熔丝供应第一和第二断裂偏置电压VRUPTP和V RUPTB。缓冲器110、120将参考电压VREF_DQ和VREF_CA缓冲并将它们提供至要接收数据和地址的电路部件(未示出)。图5是图4所示的半导体集成电路100的一个示例性实施例100-1的电路图。参照图5，第一控制单元300包括浮置防止部310、电平移位器320、内部电压发生部330以及多个开关340和350。浮置防止部310可以通过将在第一和第二测试模式信号TM和TMb被激活时所产生的电压(例如VDD/2)施加至第一参考电压端子VREF_DQIN，来防止第一参考电压端子 VREF_DQIN发生浮置。这里，第一测试模式信号TM可以此种方式定义当第一测试模式信号TM具有逻辑高电平时被激活，而当第一测试模式信号TM具有逻辑低电平时被去激活。可以通过将测试模式信号TM反相来产生第二测试模式信号TMb，且第二测试模式信号TM可以此种方式定义当第二测试模式信号TM具有逻辑高电平时被去激活，而当第二测试模式信号TM具有逻辑低电平时被激活。电平移位器320被配置成响应于第一和第二测试模式信号TM和TMb而产生第三和第四测试模式信号TMH和TMHb。电平移位器320使用接地电压VSS和施加至第一端子130的电压来产生第三和第四测试模式信号TMH和TMHb。第三测试模式信号TMH是与第一测试模式信号TM具有实质上相同的相位且具有比第一测试模式信号TM高的电压电平的信号。第四测试模式信号TMHb是可以通过将第三测试模式信号TMH反相而产生的信号。例如，如果第一测试模式信号TM具有处在接地电压VSS与外部电压VDD之间的电平，则第三测试模式信号TMH可以具有处在接地电压VSS与第一断裂偏置电压VRUPTP之间的电平。内部电压发生部330被配置成响应于测试模式信号TM、TMb、TMH和TMHb而输出外部电压VDD或第一端子130的电压作为内部电压VDDl。内部电压发生部330在当第三测试模式信号TMH和第一测试模式信号TM被激活时，输出第一端子130的电压作为内部电压VDD1。此时，当测试模式信号TMH和TM被激活时，可以经由第一端子130输入第一断裂偏置电压VRUPTP。因此，当测试模式信号TMH和 TM被激活时，内部电压VDDl的电压值与第一断裂偏置电压VRUPTP实质上相同。内部电压发生部330在当第三测试模式信号TMH和第一测试模式信号TM被去激活时，输出外部电压VDD作为内部电压VDDl。开关340在当测试模式信号TMH被去激活时,将经由第一端子130输入的第一参考电压VREF_DQ传送至缓冲器110。开关350在当测试模式信号TMH被激活时，将经由第一端子130输入的第一断裂偏置电压VRUPTP传送至熔丝组500。第二控制单元400包括浮置防止部410、电平移位器420、内部电压发生部430和多个开关440和450。浮置防止部410可以通过将在第一和第二测试模式信号TM和TMb被激活时所产生的电压(例如VDD/2)施加至第二参考电压端子VREF_CAIN，来防止第二参考电压端子 VREF_CAIN发生浮置。电平移位器420被配置成响应于第一和第二测试模式信号TM和TMb而产生第五和第六测试模式信号TML和TMLb。电平移位器420使用外部电压VDD和施加至第二端子140的电压来产生第五和第六测试模式信号TML和TMLb。第五测试模式信号TML是具有与第一测试模式信号TM实质上相同的相位且具有比第一测试模式信号TM低的电压电平的信号。第六测试模式信号TMLb是可以通过将第五测试模式信号TML反相而产生的信号。例如，如果第一测试模式信号TM具有处在外部电压VDD与接地电压VSS之间的电平，则第五测试模式信号TML可以具有处在外部电压VDD与第二断裂偏置电压VRUPTB之间的电平。由外部提供的第一和第二测试模式信号TM和TMb可以被称为外部测试模式信号。 另一方面，在内部产生的测试模式信号TMH、TMHb, TML和TMLb可以被称为内部测试模式信号。内部电压发生部430被配置成响应于测试模式信号TM、TMb、TML和TMLb而输出接地电压VSS或第二端子140的电压作为内部电压VSSl。内部电压发生部430在当第五测试模式信号TML和第一测试模式信号TM被激活时，输出第二端子140的电压作为内部电压VSS1。此时，当测试模式信号TML和TM被激活时，可以经由第二端子140输入第二断裂偏置电压VRUPTB。因此，当测试模式信号TML与 TM被激活时，内部电压VSSl的电压值实质上与第二断裂偏置电压VRUPTB的相同。内部电压发生部430在当第五测试模式信号TML和第一测试模式信号TM被去激活时，输出接地电压VSS作为内部电压VSS1。开关440在当测试模式信号TM被去激活时，将经由第二端子140输入的第二参考电压VREF_CA传送至缓冲器120。开关450在当测试模式信号TM被激活时，将经由第二端子140输入的第二断裂偏置电压VRUPTB传送至熔丝组500。熔丝组500包括熔丝510、熔丝状态检测部520和多个开关550、560。、
图5示出电路部件520、550和560以及包含在熔丝组500中的多个熔丝之中的熔丝 510。此处,可以将电熔丝用作熔丝510。熔丝状态检测部520被配置成确定熔丝510的断裂是否已经正常发生，并产生熔丝状态信号F_ADD。熔丝状态检测部520包括传感器521、晶体管522和523以及反相器524。晶体管522响应于上电信号PWRUP的激活而将熔丝510的栅极(以下称之为一端)预充电至外部电压VDD的电平。晶体管523在熔丝断裂操作之后，即在测试模式信号TM的去激活之后，将与源极、 漏极和本体连接的熔丝510的端子(以下称之为另一端)(参见图I)电连接至接地端子。如果熔丝510的断裂已经正常地发生，则熔丝510的所述一端与所述另一端彼此电连接。因此，熔丝510的电压电平将降低。
但是，如果熔丝510的断裂尚未正常发生，则熔丝510的所述一端与所述另一端并未彼此电连接，否则即使它们彼此电连接，熔丝510的电压电平相比于正常情况也可能没有适当地降低。因此，传感器521可以根据熔丝510的栅极的电压电平的变化来确定熔丝510的断裂是否已经正常发生，并产生熔丝状态信号F_ADD作为确定结果。多个开关550和560被配置成响应于测试模式信号TM和熔丝地址信号ADD〈i> (i 为O到N中之一)而将第一和第二断裂偏置电压VRUPTP和VRUPTB施加至熔丝510。熔丝地址信号ADD〈i>是用于选择熔丝510的地址信号。开关550仅在当测试模式信号TM和熔丝地址信号ADD〈i>都被激活时，将第一断裂偏置电压VRUPTP施加至熔丝510的所述一端。开关550包括与非门551和晶体管552。开关560仅在当测试模式信号TM和熔丝地址信号ADD〈i>都被激活时，将第二断裂偏置电压VRUPTB施加至熔丝510的所述另一端。开关560包括与非门561、反相器562和晶体管563。在本发明的一个实施例中，由于施加给熔丝510的两端的第一和第二断裂偏置电压VRUPTP和VRUPTB之间的差增加，因此熔丝510的断裂可以稳定地发生。可以施加高于泵浦电压VPP的电压作为第一断裂偏置电压VRUPTP，而可以施加低于本体偏置电压VBB的负电压作为第二断裂偏置电压VRUPTB。在本发明的一个实施例中，在熔丝断裂操作中第一和第二断裂偏置电压VRUPTP 和VRUPTB并未施加至缓冲器110和120。因此，为了确保构成开关340和350的传输门的截止特性，可以向开关340和350 的栅极施加电压电平大于测试模式信号TM的测试模式信号TMH。另外，为了确保构成开关440与450的传输门的截止特性,可以向开关440和450 的栅极施加电压电平小于测试模式信号TM的测试模式信号TML。类似地，为了确保开关550的晶体管552的截止特性，可以向与非门551的电源端子施加电平为第一断裂偏置电压VRUPTP的内部电压VDDl而非外部电压VDD。另外，为了确保开关560的晶体管563的截止特性，可以向与非门561和反相器562的接地端子施加电平为第二断裂偏置电压VRUPTB的内部电压VDDl而非接地电压VSS。图6是图4所示的半导体集成电路100的一个示例性实施例100-2的电路图。参照图6，半导体集成电路100-2包括第一控制单元301、第二控制单元401和熔丝组500。第一控制单元301包括浮置防止部310、电平移位器320、内部电压发生部330和多个开关341及351。多个开关341、351由晶体管构成，并且由第二测试模式信号TMb控制。浮置防止部310、电平移位器320和内部电压发生部330可以用与图5中相同的方式来配置。第二控制单元401包括浮置防止部410、电平移位器420、内部电压发生部430和多个开关441及451。
多个开关441及451由晶体管构成，并且由第一测试模式信号TM控制。浮置防止部410、电平移位器420和内部电压发生部430可以用与图5中相同的方式来配置。熔丝组500可以用与图5中相同的方式来配置。图7是图4所示的半导体集成电路100的一个示例性实施例100-3的电路图。参照图7，半导体集成电路100-3包括第一控制单元302、第二控制单元402和熔丝组500。第一控制单元302包括浮置防止部311、电平移位器320、内部电压发生部330、多个开关342和352、以及反馈电路部360。反馈电路部360被配置成经由反馈来维持响应于上电信号PWRUP所产生的节点电压Node_A和Node_B。此时，第一测试模式信号TM处在去激活状态。反馈电路部360被配置成使用响应于第一测试模式信号TM的激活而输入的第一断裂偏置电压VRUPTP，来改变节点电压Node_A和Node_B的电平。开关342由节点电压Node_A和Node_B控制。开关352由第一和第二测试模式信号TM和TMb控制。电平移位器320和内部电压发生部330可以用与图5中相同的方式来配置。第二控制单元402包括浮置防止部411、电平移位器420、内部电压发生部430、多个开关442和452、以及反馈电路部460。反馈电路部460被配置成经由反馈来维持响应于上电信号PWRUPb所产生的节点电压Node_C和Node_D。此时，第一测试模式信号TM处在去激活状态。反馈电路部460被配置成使用响应于第一测试模式信号TM的激活而输入的第二断裂偏置电压VRUPTB，来改变节点电压Node_C和Node_D的电平。开关442由节点电压Node_C和Node_D控制。开关452由第一和第二测试模式信号TM和TMb控制。电平移位器420和内部电压发生部430可以用与图5中相同的方式来配置。熔丝组500可以用与图5中相同的方式来配置。在根据图8所示的本发明一个实施例的半导体集成电路101中，用于在正常操作中供应参考电压的第一端子130在熔丝断裂操作中可以用于接收施加至熔丝的一端的第一断裂偏置电压VRUPTP。作为施加至熔丝的另一端的电压，可以使用要在正常操作中使用的接地电压VSS (或VBB)。参照图8，根据本发明的一个实施例的半导体集成电路101包括第一端子130、控制单元201和熔丝组501。半导体集成电路101还可以包括缓冲器110。缓冲器110可以缓冲第一参考电压VREF_DQ，并将第一参考电压VREF_DQ提供至要接收数据的电路部件(未示出)。参照图9，控制单元201包括浮置防止部310、电平移位器320、内部电压发生部 330以及多个开关340和350，并可以用与图5所示的第一控制单元300相同的方式来配置。熔丝组501包括熔丝510、熔丝状态检测部520和多个开关550及570。开关570包括与非门571、反相器572和晶体管573。
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在开关570中，由于与非门571和反相器572用于控制晶体管537来将接地电压 VSS (或VBB)施加至熔丝510，因此它们接收外部电压VDD和接地电压VSS (或VBB)作为电源电压。熔丝510、熔丝状态检测部520和开关550可以用与图5中相同的方式来配置。在根据图10所示的本发明的一个实施例的半导体集成电路102中，用于在正常操作中供应参考电压的第二端子140在熔丝断裂操作中可以用于接收施加至熔丝的另一端的第二断裂偏置电压VRUPTB。此外，作为施加至熔丝的一端的电压，可以使用要在正常操作中使用的外部电压VDD (或VPP)。参照图10，根据本发明的一个实施例的半导体集成电路102包括第二端子140、控制单元202和熔丝组502。半导体集成电路102还可以包括缓冲器120。缓冲器120可以缓冲第二参考电压VREF_CA，并将第二参考电压VREF_CA提供至要接收数据的电路部件(未示出)。参照图11，控制单元202包括浮置防止部410、电平移位器420、内部电压发生部 430以及多个开关440和450，并可以用与图5所示的第二控制单元400相同的方式来配置。熔丝组502包括熔丝510、熔丝状态检测部520和多个开关560及580。开关580包括与非门581和晶体管582。在开关580中，因为与非门581用于控制晶体管582来将外部电压VDD(或VPP) 施加至熔丝510，与非门581接收外部电压VDD (或VPP)和接地电压VSS作为电源电压。熔丝510、熔丝状态检测部520和开关550可以用与图5中相同的方式来配置。在图5至图11所示的本发明的实施例中，描述了开关550、551、560和561以及熔丝状态检测部520被包括在熔丝组500、501和502中。但是，这些例子仅作为例示目的。因此，当考虑在电路设计中的功能性方面和变化时，可以理解开关550、551、560和561以及熔丝状态检测部520可以被包括在控制单元 200,201 和 202 中。由以上的说明可了解，在本发明的实施例中，在不额外形成或指定端子的情况下， 可以向熔丝提供稳定的断裂偏置电压。虽然以上已经描述了一些实施例，但本领域技术人员会理解所描述的实施例仅作为示例。因此，本文所述的半导体集成电路 不应基于所描述的实施例来进行限定。而是，本文所述的半导体集成电路应仅结合以上说明书和附图根据权利要求来进行限定。
权利要求
1.一种半导体集成电路，包括 熔丝组； 端子，所述端子被指定为在正常操作中被施加第一外部信号；以及 控制单元，所述控制单元被配置成在熔丝控制操作中经由所述端子接收第二外部信号并将所接收的所述第二外部信号施加至所述熔丝组。
2.如权利要求I所述的半导体集成电路,其中,所述熔丝组包括多个电熔丝。
3.如权利要求I所述的半导体集成电路，其中，所述第一外部信号包括参考电压。
4.如权利要求I所述的半导体集成电路，其中，所述第二外部信号包括断裂偏置电压。
5.如权利要求I所述的半导体集成电路，其中，所述控制单元被配置成响应于测试模式信号而将所述端子与设定为使用所述第一外部信号的电路部件或者与熔丝组电连接。
6.如权利要求I所述的半导体集成电路，还包括 缓冲器，所述缓冲器被配置成接收所述第一外部信号。
7.如权利要求I所述的半导体集成电路，其中，所述控制单元包括 第一开关，所述第一开关被配置成响应于测试模式信号的去激活而将所述端子与预设的电路部件电连接；以及 第二开关，所述第二开关被配置成响应于所述测试模式信号的激活而将所述端子与所述熔丝组电连接。
8.如权利要求7所述的半导体集成电路，其中，所述控制单元还包括 第三开关，所述第三开关被配置成响应于熔丝地址信号和所述测试模式信号而将所述第二外部信号施加至从所述熔丝组中选出的熔丝。
9.如权利要求8所述的半导体集成电路，其中，所述控制单元还包括 浮置防止部，所述浮置防止部被配置成响应于所述测试模式信号而将预设的电压施加至缓冲器。
10.如权利要求7所述的半导体集成电路，其中，所述测试模式信号的激活电压电平与所述第二外部信号的电压电平实质上相同。
11.如权利要求10所述的半导体集成电路，其中，所述控制单元还包括 电平移位器，所述电平移位器被配置成将外部测试模式信号的电压电平移位到与所述第二外部信号的电压电平实质上相同的电平，并输出电平经移位的信号作为所述测试模式信号。
12.如权利要求8所述的半导体集成电路，其中，所述第三开关由具有与所述第二外部信号实质上相同的电压电平的内部电压所控制。
13.如权利要求12所述的半导体集成电路，其中，所述控制单元还包括 电平移位器，所述电平移位器被配置成将外部测试模式信号的电压电平移位到与所述第二外部信号的电压电平实质上相同的电平，并输出电平经移位的信号作为所述测试模式信号；以及 内部电压发生部，所述内部电压发生部被配置成响应于所述外部测试模式信号和所述测试模式信号而产生所述内部电压。
14.一种半导体集成电路，包括 熔丝组；第一端子，所述第一端子被指定为在正常操作中被施加第一外部信号； 第一控制单元，所述第一控制单元被配置成在熔丝断裂操作中经由所述第一端子接收第二外部信号并将所接收的所述第二外部信号施加至所述熔丝组； 第二端子，所述第二端子被指定为在所述正常操作中被施加第三外部信号；以及 第二控制单元，所述第二控制单元被配置成在所述熔丝断裂操作中经由所述第二端子接收第四外部信号并将所接收的所述第四外部信号施加至所述熔丝组。
15.如权利要求14所述的半导体集成电路，其中，所述熔丝组包括多个电熔丝。
16.如权利要求14所述的半导体集成电路，其中，所述第一外部信号包括参考电压。
17.如权利要求14所述的半导体集成电路，其中，所述第二外部信号包括断裂偏置电压。
18.如权利要求14所述的半导体集成电路，还包括 第一缓冲器，所述第一缓冲器被配置成接收所述第一外部信号；以及 第二缓冲器，所述第二缓冲器被配置成接收所述第二外部信号。
19.如权利要求14所述的半导体集成电路，其中，所述第一控制单元包括 第一开关，所述第一开关被配置成响应于内部测试模式信号的去激活而将所述第一端子与预设的电路部件电连接；以及 第二开关，所述第二开关被配置成响应于所述内部测试模式信号的激活而将所述第一端子与所述熔丝组电连接。
20.如权利要求19所述的半导体集成电路，其中，所述第一控制单元还包括 第三开关，所述第三开关被配置成响应于熔丝地址信号和外部测试模式信号而将所述第二外部信号施加至从所述熔丝组中选出的熔丝。
21.如权利要求20所述的半导体集成电路，其中，所述内部测试模式信号的激活电压电平与所述第二外部信号的电压电平实质上相同。
22.如权利要求21所述的半导体集成电路，其中，所述第一控制单元还包括 电平移位器，所述电平移位器被配置成将所述外部测试模式信号的电压电平移位到与所述第二外部信号的电压电平实质上相同的电平，并输出电平经移位的信号作为所述内部测试模式信号。
23.如权利要求20所述的半导体集成电路，其中，所述第三开关由具有与所述第二外部信号实质上相同的电压电平的内部电压所控制。
24.如权利要求23所述的半导体集成电路，其中，所述第一控制单元还包括 电平移位器，所述电平移位器被配置成将所述外部测试模式信号的电压电平移位到与所述第二外部信号的电压电平实质上相同的电平，并输出电平经移位的信号作为所述内部测试模式信号；以及 内部电压发生部，所述内部电压发生部被配置成响应于所述外部测试模式信号和所述内部测试模式信号而产生所述内部电压。
25.如权利要求14所述的半导体集成电路，其中，所述第二控制单元包括 第一开关，所述第一开关被配置成响应于内部测试模式信号的去激活而将所述第二端子与预设的电路部件电连接；以及 第二开关，所述第二开关被配置成响应于所述内部测试模式信号的激活而将所述第二端子与所述熔丝组电连接。
26.如权利要求25所述的半导体集成电路，其中，所述第二控制单元还包括 第三开关，所述第三开关被配置成响应于熔丝地址信号和外部测试模式信号而将所述第四外部信号施加至从所述熔丝组中选出的熔丝。
27.如权利要求26所述的半导体集成电路，其中，所述内部测试模式信号的激活电压电平与所述第四外部信号的电压电平实质上相同。
28.如权利要求27所述的半导体集成电路，其中，所述第二控制单元还包括 电平移位器，所述电平移位器被配置成将所述外部测试模式信号的电压电平移位到与所述第四外部信号的电压电平实质上相同的电平，并输出电平经移位的信号作为所述内部测试模式信号。
29.如权利要求26所述的半导体集成电路，其中，所述第三开关由具有与所述第四外部信号实质上相同的电压电平的内部电压所控制。
30.如权利要求29所述的半导体集成电路，其中，所述第二控制单元还包括 电平移位器，所述电平移位器被配置成将所述外部测试模式信号的电压电平移位到与所述第四外部信号的电压电平实质上相同的电平，并输出电平经移位的信号作为所述内部测试模式信号；以及 内部电压发生部，所述内部电压发生部被配置成响应于所述外部测试模式信号和所述内部测试模式信号而产生所述内部电压。
全文摘要
本发明提供一种半导体集成电路，其包括熔丝组；端子，所述端子被指定为在正常操作中被施加第一外部信号；以及控制单元，所述控制单元被配置成在熔丝控制操作中经由所述端子接收第二外部信号，并将所接收的第二外部信号施加至熔丝组。
文档编号G11C17/16GK102708924SQ20111032916
公开日2012年10月3日 申请日期2011年10月26日 优先权日2011年3月28日
发明者任才爀, 吴相默 申请人:海力士半导体有限公司