半导体存储装置的制作方法

专利名称：：半导体存储装置的制作方法
技术领域：
：本发明涉及到一种半导体存储装置。尤其涉及到使用了SRAM单元的半导体存储装置。
背景技术：
：在近年来的半导体集成电路中，随着细微化带来的集成度的提高，单芯片的半导体集成电路上搭载的系统的规模增大，其动作速度也趋向高速化。并且，在半导体集成电路的应用领域中，移动电话、数码相机、PDA等移动设备的市场正飞速成长。在这种移动设备等的应用领域内，省电成为产品的很大的附加价值。在存储器用的半导体集成电路中，搭载容量也逐年增加，省电技术成为重大课题。尤其是在SRAM中，作为耗电的主要因素的位线(Digitline)的充放电电流的减少成为重要的技术。图6是专利文献1所述的减少了位线的充放电电流的现有SRAM型半导体存储装置的整体框图。图6的半导体存储装置由100-1100-(n+l)的n+l个(位)的存储块构成。各存储块由0i的i+l列构成，通过0m的m+l根字线指定地扯并进行存取，因此整体上由字X(n+l)位(数位)构成。并且，对应于该构成，设置有预充电解码器101、字线解码器102、列解码器103。并且，各存储块中设有排列为(m+l)X(i+l)的存储单元105;按照各位线对分别设置的预充电电路104;列选择器107;读出放大器108;写缓存109。进一步，在图6中，特征在于，各存储单元105中布线有列选择线(正逻辑)S的反转信号即列选择线(逻辑反转)SB。通过该列选择线(逻辑反转)SB，选择位线对以外的位线对不与存储单元105连接。图7是表示图6所示的现有的半导体存储装置的存储单元105的内部构造的框图。该存储单元105包括构成锁存器的逆变器INV1、INV2;存取晶体管Trl、Tr2;晶体管Tr3和Tr4，通过列选择线(逻辑反转)SB，将存取晶体管Trl、Tr2的栅极电位确定为与字线WL等电位或"Lo"。此外，晶体管Tr3由列选择线(逻辑反转)SB连接到栅极、字线连接到源极、存取晶体管Trl、Tr2的栅极连接到漏极的P沟道型MOS晶体管构成。并且，晶体管Tr4由列选择线(逻辑反转)SB连接到栅极、存取晶体管Trl、Tr2的栅极连接到漏极、源极接地的N沟道型MOS晶体管构成。如上所述构成存储单元105，从而当列选择线(逻辑反转)SB为低电平时，晶体管Tr3导通，且晶体管Tr4截止，这样一来，存取晶体管Trl、Tr2的栅极连接到字线WL。并且，当列选择线(逻辑反转)SB为高电平时，晶体管Tr3截止，且晶体管Tr4导通，这样一来，存取晶体管TrKTr2的栅极电位降低到低电平。因此，在和非选择位线对连接的SRAM单元上连接高电平的列选择线(逻辑反转)SB，对位线对不进行保持数据的读出。图8是对图6及图7所示的现有的半导体存储装置说明输入时钟信号CLK的一个周期的动作的时序图。其中，选择的字线和选择的列位(Columndigit)线对为WL禾卩D/DB。在其他字线、其他列位线对被选择时也是同样的动作。时钟信号CLK从低电平向高电平转换时，预充电线PC变为低电平，各位线对的预充电结束。并且，时钟信号CLK向高电平转换时，列选择线(正逻辑)S〔0]及字线(正逻辑)WL变为高电平。列选择线(正逻辑)S变为高电平时，通过列选择器107，列位线对D/DB连接到读出放大器108及写缓存109。并且，通过列选择线(正逻辑)S变为高电平，列选择线(逻辑反转)中、仅SB变为低电平，输入到与位线对D/DB连接的SRAM单元。这样一来，在和字线WL及位线对D/DB[O]连接的SRAM单元中，内部的晶体管Tr3导通，晶体管Tr4截止，仅位线对D/DB上产生和由逆变器INV1、INV2构成的锁存部所保持的数据对应的电位差。因此，当锁存部的接点A保持低电平数据时，存储单元105的单元电流Id从位线D通过晶体管Trl和逆变器INV2流向接地。并且，当锁存部的接点B保持高电平数据时，存储单元105的单元电流Idb从逆变器INV1的电源经由逆变器INV1的输出端子和晶体管Tr2流向位线DB。并且，在其他数据线对D[1:i]/DB[1:i]中，不读出数据，因此基本维持预充电时的位线电位Vpc。这样一来，仅从字线WLO和列选择线S共同连接的SRAM单元产生和位线对D/DB上的保持数据对应的电位差，并通过读出放大器108输出为输出数据DOUT。之后，时钟信号CLK从高电平向低电平转换时，预充电线PC变为高电平，并且列选择线S及字线WL变为低电平。通过预充电线PC变为高电平，开始各位线对的预充电。此时，各位线对D[O:i]/DB以位线对间产生的电位差相等，且变为恒定的位线预充电电位Vpc的方式进行充电。但是，在其他位线对D[1:i]/DB[1:i]中，由于维持位线预充电电位Vpc，因此基本不进行预充电器的充电。通过列选择线(正逻辑)S变为低电平，列选择线(逻辑反转)SB变为高电平，与其他维持高电平的列选择线(逻辑反转)SB[1:i]共同输入到SRAM单元。这样一来，在所有存储单元105中，内部的晶体管Tr3截止，晶体管Tr4导通，在位线对D/DB上不会读出数据。此外，和专利文献1基本相同的技术还记载在专利文献2中。专利文献l:日本特开2000-339971号公报专利文献2:日本特开昭60-247892号公报如上所述，在用列选择线来控制对上述专利文献1所述的SRAM单元是否连接字线的技术中，只要是现有的制造工艺的半导体存储装置，就能够不产生问题地减少位线的充放电电流。但根据本发明人的研究，随着半导体制造工艺的细微化、低压化，用专利文献1所述的技术无法全部应对。艮P，由于细微化、低压化，无法忽略来自列选择线为选择、字线为非选择的SRAM单元的、对位线对进行读写动作时产生的漏电流。参照其原因。图9是说明上述现有的半导体存储装置中的新课题的附图。图9表示与选择的位线对(D、DB)连接的存储单元中、与选择的字线WLs连接的存储单元105s和与非选择的字线WLn连接的存储单元105n。与非选择的字线WLn连接的存储单元存在多个，但在图9中，以一个单元105n为代表进行表示。选择的位线对(D、DB)所对应的列选择线(逻辑反转)SB变为低电平，因此与位线对(D、DB)连接的存储单元的晶体管(Tr4s、Tr4n)全部截止。并且，非选择的字线WLn变为低电平，所以字线WLn的GND电平连接到存取晶体管Trln、Tr2n的栅极。但是，由于是通过由PMOS构成的第1存取晶体管控制晶体8管Tr3n进行的连接，因此无法传送GND电平，只能下降到该第1存取晶体管控制晶体管Tr3的阈值Vt。因此，存取晶体管Trln、Tr2n的栅极电位变为晶体管Tr3n的晶体管阈值Vt。其中，非选择单元存储单元105n的存取晶体管Trln、Tr2n的栅极电位(PMOS晶体管Tr3n的Vt)如果在存取晶体管Trl、Tr2的阈值一下，则不会干涉位线对(D、DB)。现有技术中，为了具备静态噪声裕度耐性，存储单元105的存取晶体管特别提高阈值，并且漏电流值也较小，不存在问题。但随着近年来的晶体管的细微化带来的动作电压的下降，晶体管阈值下降，漏电流增大，因此PMOS晶体管的阈值Vt下降，无法截止存取晶体管Trl、Tr2，选择列且非选择字线上的存储单元105n的保持数据传送到位线对(D、DB)。SRAM的读出动作中，使预充电的位线对(D、DB)根据选择列且选择字线的存储单元105s的保持数据，使一个下降为低电平，另一个保持预充电的高电平的电位，由此产生的位线对(D、DB)的电位差通过读出放大器108放大并进行读出。但是，选择列且选择字线的存储单元105s、和选择列且非选择字线的存储单元105n所保持的数据不同，并且非选择单元105n的存取晶体管Trln、Tr2n和位线对(D、DB)没有完全隔断的情况下，由选择的存储单元105s要变更为低电平的位线(图9中是数据线DB)通过非选择单元105n保持为高电平，由选择的存储单元105s要保持为高电平的位线(图9中是数据线D)通过非选择单元105n降低为低电平，因此位线对(D、DB)上不产生充分的电位差，存在读出放大器108无法读出正确的数据的情况。写入动作中，根据写缓存109写入的数据，使预充电的位线对(D、DB)中的一个下降为低电平、另一个保持预充电的高电平的电位，但选择列且非选择字线的存储单元105n全部保持和写入数据相反的数9据，且存取晶体管Trln、Tr2n和位线对(D、DB)没有完全隔断时，使由写缓存109要下降为低电平的位线提高为高电平，使由缓存109要保持高电平的位线下降为低电平，因此会发生写入完成时间延迟、错误写入的情况。
发明内容本发明的一个方面(侧面)涉及的半导体存储装置的特征在于，具有多个字线；多个位线对，分别由第一位线、第二位线构成；多个存储单元，与上述多个字线和上述多个位线对的各交点对应地设置成矩阵状；以及多个列选择线，与上述多个位线对分别对应地设置，上述多个存储单元分别具有第一逆变器，以第一节点为输入，以第二节点为输出；第二逆变器，以上述第二节点为输入，上述第一节点为输出；第一存取晶体管，连接在上述第一位线和上述第一节点之间；第二存取晶体管，连接在上述第二位线和上述第二节点之间；第一个第一导电型晶体管，连接在上述第一存取晶体管、第二存取晶体管的栅极和上述列选择线之间，栅极连接到上述字线；以及第一个第二导电型晶体管，连接在上述第一存取晶体管、第二存取晶体管的栅极和固定电位之间，栅极连接到上述字线。本发明的其他方面(侧面)涉及的半导体存储装置的特征在于，具有多个字线；多个位线对，分别由第一位线、第二位线构成；多个存储单元，与上述多个字线和上述多个位线对的各交点对应地设置成矩阵状；以及多个列选择线，与上述多个位线对分别对应地设置，上述多个存储单元分别具有第一逆变器，以第一节点为输入，以第二节点为输出；第二逆变器，以上述第二节点为输入，上述第一节点为输出；第一存取晶体管，连接在上述第一位线和上述第一节点之间；第二存取晶体管，连接在上述第二位线和上述第二节点之间；以及第三逆变器，从上述列选择线提供电源，上述字线连接到输入，输出连接到上述第一存取晶体管、第二存取晶体管的栅极。10根据本发明，能够使与选择的列的非选择字线连接的存取晶体管完全截止，因此能够抑制非选择位线的充放电电流，并且能够抑制来自字线为非选择的SRAM单元的、对位线进行读写动作时产生的漏电流，确保读写动作裕度。图1是本发明的一个实施例的半导体存储装置的整体框图。图2是本发明的一个实施例的半导体存储装置中的存储单元的框图。图3是本发明的一个实施例的半导体存储装置的时序图。图4是本发明的其他实施例的半导体存储装置的整体框图。图5是本发明的其他实施例的半导体存储装置中的存储单元的框图。图6是现有的半导体存储装置的整体框图。图7是现有的半导体存储装置的存储单元的框图。图8是现有的半导体存储装置的时序图。图9是说明现有的半导体存储装置中的问题的图。图IO是说明本发明的一个实施例中课题得到解决的原因的图。图11是本发明的一个实施例的半导体存储装置中的存储单元的其他框图。图12是本发明的其他实施例的半导体存储装置中的存储单元的其他框图。具体实施例方式根据需要参照本发明的实施方式。本发明的一个实施方式的半导体存储装置如图1、图2、图4、图5、图10所示，具有多个字线(WL);多个位线对(D、DB[()i])，分别由第一、第二位线(D、DB)构成；多个存储单元(205，305)，与多个字线(WLB)和多个位线对的各交点对应地设置成矩阵状；多个列选择线S，与多个位线对(D、DB)分别对应地设置，多个存储单元(205，305)分别具有第一逆变器INVl,以第一节点A作为输入，第二节点B作为输出；第二逆变器INV2，以第二节点B作为输入，第一节点A作为输出；第一存取晶体管Trl，连接在第一位线D和第一节点A之间；第二存取晶体管Tr2，连接在第二位线DB和第二节点B之间；第一个第一导电型晶体管Tr3，连接在上述第一、第二存取晶体管(Trl，Trl)的栅极和列选择线S之间，栅极连接到字线WLB;第一个第二导电型晶体管Tr4，连接在第一、第二存取晶体管(Trl，Tr2)的栅极和固定电位之间，栅极连接到字线WLB。根据以上构成的半导体存储装置，存储单元(205,305)的第一个第一导电型晶体管Tr3和第一个第二导电型晶体管Tr4作为从列选择线S提供电源、输入连接到字线WLB、输出连接,到存取晶体管(Trl，Tr2)的栅极的互补型逆变器而发挥作用。即，字线WLB为选择时，第一个第一导电型晶体管Tr3导通，第一个第二导电型晶体管Tr4截止。并且，字线WLB为选择时，第一个第二导电型晶体管Tr4导通，第一个第一导电型晶体管Tr3截止。进一步，在是列选择时，电源提供到列选择线，在是列非选择时，电源不提供到列选择线。即，在与选择列且非选择字线连接的存储单元中，第一个第二导电型晶体管Tr4切实地导通，因此和固定电位相同的电位提供到存取晶体管(Trl，Tr2)，可切实地使存取晶体管(Trl，Tr2)截止。并且，本发明的一个实施方式的半导体存储装置如图2、图5、图10所示，第一、第二存取晶体管(Trl、Tr2)可以是第二导电型晶体管。在进行存取时，选择的列选择线的电位提供到第一、第二存取晶体管(Trl、Tr2),在不进行存取时，提供固定电位。第二导电型晶体管例如可以是PMOS晶体管，也可以是NMOS晶体管。12并且，本发明的一个实施方式的半导体存储装置如图2、图5、图IO所示，第一个第一导电型晶体管Tr3是源极、漏极中的一个连接到第一、第二存取晶体管(Trl、Tr2)的栅极、另一个连接到列选择线S的P沟道型MOS晶体管，第一个第二导电型晶体管Tr4是漏极连接到第一、第二存取晶体管(Trl、Tr2)的栅极、源极连接到固定电位的N沟道型MOS晶体管，第一存取晶体管Trl是源极、漏极中的一个连接到第一位线D、另一个连接到第一节点A的N沟道型MOS晶体管，第二存取晶体管Tr2是源极、漏极中的一个连接到第二位线DB、另一个连接到第二节点B的N沟道型MOS晶体管。上述构成下，固定电位变成作为N沟道型MOS晶体管的源极的低电位的固定电位。上述构成中，和普通的CMOSSRAM—样，存取晶体管可使用电阻小的NMOS晶体管。进一步，本发明的一个实施方式的半导体存储装置如图1、图2、图4、图5、图10所示，多个字线WLB布线在第一方向上，上述多个位线对(D、DB)和多个列选择线S布线在和第一方向交叉的第二方向上。通过将大致的方向布线为上述方向，容易将存储单元与字线和位线对的各交点对应地配置成矩阵状。进一步，本发明的一个实施方式的半导体存储装置如图4、图5所示，进一步具有多个第二字线WL，在将多个字线WLB的每一个作为第一字线时，上述多个第二字线WL反转了分别对应的第一字线WLB的逻辑，名与对应的第一字线WLB成对，多个存储单元305分别进一步具有第二个第二导电型晶体管Tr5，上述第二个第二导电型晶体管Tr5连接在第一、第二存取晶体管(Trl、Tr2)的栅极和列选择线S之间，栅极连接到第二字线WL。根据上述构成，可使选择字线和非选择列线的交点上配置的存储单元的存取晶体管完全截止。13并且，本发明的一个实施方式的半导体存储装置如图11、图12所示，具有多个字线(WLBk、WLBK+1);多个位线对(DpDB"D1+1、DB1+1)，分别由第一、第二位线构成；多个存储单元205，与多个字线和上述多个位线对的各交点分别对应地设置成矩阵状；多个列选择线(S。S1+1)，与多个位线对分别对应地设置，多个存储单元205分别具有第一逆变器INV1，以第一节点作为输入，第二节点作为输出；第二逆变器INV2，以第i节点作为输入，第一节点作为输出；第一存取晶体管Trl，连接在第一位线D和上述第一节点A之间；第二存取晶体管Tr2，连接在第二位线DBi和第二节点B之间；第三逆变器INV3，从列选择线St提供电源，字线WLBK连接到输入，输出连接到第一、第二存取晶体管(Trl、Tr2)的栅极。艮P，在选择的列线中，从列选择线向第三逆变器提供电源，反转字线的电平而提供到存取晶体管的栅极。因此，在选择的列线中，能够仅使与选择的字线连接的存储单元的存取晶体管成为导通状态。另一方面，电源不提供到非选择的列选择线的第三逆变器，因此存取晶体管基本上为截止状态。以下参照附图进一步详细说明实施例。(实施例1)图1是实施例1的半导体存储装置的整体框图。图1的半导体存储装置由100-1100-(n+l)的n+l个(位)存储块构成。各存储块由0i的i+l列构成，通过0m的m+1根字线来指定地址并进行存取，因此整体是[(m+l)X(i+l)]字X(n+l)位(数位(Digit))的构成。并且，与该构成对应地设置有预充电解码器IOI、字线解码器102、列解码器103。并且，各存储块上设置有排列为(m+l)X(i+l)的存储单元205、按各位线分别设置的与充电电路104、列选择器107、读出放大器108、写缓存109。进一步，存储单元205连接到列选择线S。通过该列选择线S，选择位线对以外的位线对从存储单元205分离。图2是表示图1所示的存储单元205的内部构成的框图。实施例1中的存储单元205如图2所示包括构成锁存器的逆变器INV1、INV2;存取晶体管Trl、Tr2;通过列选择线S使存取晶体管Trl、Tr2的栅极电位与列选择信号S等电位的第1存取晶体管控制晶体管Tr3及下拉晶体管(Pulldowntransistor)Tr4。此外，存取晶体管Trl、Tr2、下拉晶体管Tr4由N沟道型MOS晶体管构成，第1存取晶体管控制晶体管Tr3由P沟道型MOS晶体管构成。其中，第1存取晶体管控制晶体管Tr3向栅极输入反转字线WLB，源极、漏极中的一个连接列选择线S，源极、漏极中的另一个连接到存取晶体管Trl、Tr2的栅极。并且，下拉晶体管Tr4向栅极输入字线(逻辑反转)WLB，源极接地，漏极连接到存取晶体管Trl、Tr2的栅极。上述结构的存储单元205中，字线(逻辑反转)WLB为低电平、列选择线S为高电平时，第l存取晶体管控制晶体管Tr3导通，且下拉晶体管Tr4截止，这样一来，存取晶体管Trl、Tr2的栅极电位变为与列选择线S相等的电位。并且，字线(逻辑反转)WLB为高电平时，第l存取晶体管控制晶体管Tr3截止，且下拉晶体管Tr4导通，这样一来，存取晶体管Trl、Tr2的栅极电位下降为低电平。因此，与非选择字线连接的存储单元205中，只要非选择字线为高电平，则无论列选择线的电位如何，存取晶体管Trl、Tr2的栅极均下降，向位线对D/DB进行保持数据的读出。接着，参照图3的时序图说明上述构成的实施例1的半导体存储装置在输入时钟信号CLK一个周期中的动作。在图3中，选择的字线(逻辑反转)和选择的列位线对是WLB和D/DB。当其他字线、其他列位线对被选择时，也是同样的动作。在时序t0下，时钟信号CLK从低电平向高电平转换时，在时序tl下，预充电线PC变为低电平。并且，列选择线S及字线(正逻辑)WL变为"Hi(高电平)"。由于字线(正逻辑)WL变为高电平，字线(逻辑反转)WLB变为低电平。在时序tl下，预充电线PC变为低电平，从而结束各位线对的预充电。并且，列选择线S变为高电平，从而经由列选择器107，列位线对D/DB连接到读出放大器108及写缓存109。这样一来，在与字线(逻辑反转)WLB和位线对D/DB连接的存储单元205中，内部的第l存取晶体管控制晶体管Tr3导通，下拉晶体管Tr4截止，与第1存取晶体管控制晶体管Tr3连接的列选择线S为高电平，因此仅位线对D/DB上产生与由逆变器INV1、INV2构成的锁存部所保持的数据对应的电位差。因此，锁存部的接点A上保持低电平的数据时，存储单元205的单元电流Id经由存取晶体管Trl及逆变器INV2的导通电阻流入到接地。并且，锁存部的接点B上保持高电平的数据时，存储单元205的单元电流Idb经由INV2的电源和输出端子之间的导通电阻、存取晶体管Tr2的导通电阻而流动。并且，在其他位线对D[1:i]/DB[1:i]上，由于不读出数据，因此基本维持预充电时的位线电位Vpc。这样一来，仅从与反转字线WLB和列选择信号线S共同连接的存储单元205产生和位线对D/DB上的保持数据对应的电位差，经由读出放大器108输出为输出数据DOUT。之后，在时序t2下，时钟信号CLK从高电平向低电平转换时，在时序t3下，预充电线PC变为高电平，并且，列选择线S[O]及字线(正逻辑)WL变为低电平，字线(逻辑反转)WLB变为高电平。由于预充电线PC变为高电平，因此开始各位线对的预充电。16此时，各位线对D/DB以不出现位线对之间产生的电位差，且变为恒定的位线预充电电位Vpc的方式进行充电。但是在其他位线对D[1:i]/DB[1:i]上，由于维持位线预充电电位Vpc，因此基本不进行预充电器的充电，充电电流基本不流动。接着，采用与说明课题的图9进行对比的图IO说明实施例l可以解决课题的原因。图IO表示与选择的位线对(D、DB)连接的存储单元中、与选择的字线(逻辑反转)WLBs连接的存储单元205s和与非选择的字线WLBn连接的存储单元205n。与非选择的字线WLBn连接的存储单元存在多个，但在图10中，以一个单元205n为代表来表示。与选择的位线对(D、DB)对应的列选择线S是高电平，因此向与位线对(D、DB)连接的存储单元的第l存取晶体管控制晶体管(Tr3n、Tr3s)的源极、漏极中的一个提供高电平的电源。其中，向选择的字线WLBs提供低电平，向非选择的字线WLBn提供高电平。因此，在选择的存储单元205s中，NMOS晶体管Tr4s截止，PM0S晶体管Tr3s导通，高电平的电压从列选择线S提供到存取晶体管Trls、Tr2s的栅极。另一方面，在非选择的存储单元205n中，NMOS晶体管Tr4n导通，PMOS晶体管Tr3n截止，接地电平的低电平通过NMOS晶体管Tr4n提供到存取晶体管Trln、Tr2n的栅极。艮口，对于与选择列的非选择字线连接的存储单元的存取晶体管的栅极，不通过图9所示的PMOS晶体管、而通过NMOS晶体管Tr4n提供低电平，因此不会如图9所示上升Vt电位。因此，可充分隔断与选择列的非选择字线连接的存储单元的存取晶体管。对于和非选择列的非选择字线连接的存储单元，由于字线(逻辑反转)WLB变为高电平，因此NMOS晶体管Tr4变为完全导通的状态，可向存取晶体管提供充分的低电平，隔断存取晶体管。17另一方面，在和非选择列的选择字线连接的存储单元中，NMOS晶体管Tr4变为截止状态，通过PMOS晶体管Tr3向存取晶体管的栅极提供低电平。这种情况下，和图9中所说明的一样，无法向存取晶体管的栅极提供完全低的电平，提供上升了Vt的电位。但在非选择列中，与其他非选择字线连接的单元的存取晶体管可与位线对完全隔断。因此，不会产生图9中说明的动作不良。并且，在现有的一般的字线直接连接到存取晶体管的栅极的SRAM(例如参照专利文献1的图6)中，完全将高电平提供到与非选择列的选择字线连接的存储单元的存取晶体管的栅极，与之相比，虽然不充分，但通过PMOS晶体管Tr3将低电平提供到存取晶体管的栅极，因此可大幅减少非选择位线的耗电。图11是对实施例1的存储单元提出稍微不同的见解的框图。图11中记载了和字线WLBk和WLBk+1、位线对(D。DB》和(D1+1、DB1+1)连接的四个存储单元。在图11中，图2的第1存取晶体管控制晶体管Tr3、下拉晶体管TM记载为电源从列选择线S提供、输入连接到字线(逻辑反转)WLB、输出连接到存取晶体管Trl、Tr2的逆变器INV3。即，从列选择线向与选择的列选择线连接的存储单元的逆变器INV3提供电源，非选择的字线(逻辑反转)WLB变为高电平，因此向存取晶体管Trl、Tr2的栅极施加低电平，存取晶体管截止，从位线隔断存储单元。另一方面，选择的字线(逻辑反转)WLB变为低电平，因此向存取晶体管Trl、Tr2的栅极施加高电平，存取晶体管导通，连接位线和存储单元。与之相对，非选择的列选择线是低电平，因此不向逆变器INV3提供电源，存取晶体管不会导通。这样一来，对于逆变器INV3，如果是作为逻辑反转元件而发挥作用的电路，则内部电路的构成也可以不同于图2的构成。(实施例2)图4是表示本发明的实施例2的半导体存储装置的整体电路框图。在实施例2中，对和实施例1基本相同的构造的部分，在附图中标以和实施例1的附图相同的标记，并省略详细说明。图4与图1的不同点在于，存储块(100-1100-(n+l))上不仅布线有字线(逻辑反转)WLB，而且还布线有字线(正逻辑)WL。其他构成和实施例1的图l基本相同。图5是表示图4所示的存储单元305的构造的框图。和实施例1的图2的存储单元相比不同点在于，在列选择线S和存取晶体管Trl、Tr2的栅极之间，增加了第2存取晶体管控制晶体管Tr5，其与第l存取晶体管控制晶体管Tr3并联，栅极与字线(正逻辑)WL[O:m]连接，源极、漏极中的一个与列选择信号S连接，另一个与存取晶体管Trl、Tr2的栅极连接。其他构成和实施例1的图2的存储单元基本相同。第2存取晶体管控制晶体管Tr5由N沟道型MOS晶体管构成。在实施例2中，通过与作为PMOS晶体管的晶体管Tr3并联的NMOS晶体管即晶体管Tr5，连接存取晶体管Trl、Tr2的栅极和列选择线S，因此字线为选择、且列线为非选择时，通过NMOS晶体管Tr5可切实地将列线的低电平传送到存取晶体管Trl、Tr2的栅极。因此，和实施例1相比，可进一步切实地隔断与非选择列、选择字线连接的存储单元的存取晶体管Trl、Tr2。实施例2也和实施例1一样，如图12所示，可以将第l存取晶体管控制晶体管Tr3及下拉晶体管Tr4当作电源从列选择线S提供、输入连接到字线(逻辑反转)WLB、输出连接到存取晶体管Trl、Tr2的逆变器INV3。基本动作和实施例1的图11相同，通过NMOS晶体管Tr5，可切实地使列线为非选择、且字线为选择的存储单元的存取晶体管的栅极变成低电平。在此，实施例1、2相对于图6、图7的现有技术的效果总结如下。表1是比较图6、图7所述的现有例和本发明的实施例的读出动作的电流值的表。设存储单元电流能力为Icdl、非选择存储单元的漏电流为Idis。并且，干扰SRAM单元数是指，和作为读出对象的选择单元位于相同的列上、保持了与选择单元相反的数据的SRAM单元的个数。<table>tableseeoriginaldocumentpage20</column></row><table>如表1所示，在现有技术中，读出时的单元有效电流值随着干扰SRAM单元数n变大而减少。单元有效电流值较小意味着难于产生位线对的差电位。其结果是，读出动作结束为止的时间延长，或位线对的差电位没有充分产生，读出放大器错误感应，读出错误的数据。在现有技术中，无论怎样增大存储单元的电流能力Icell，因非选择单元的漏电流Idis的大小及干扰SRAM单元的个数不同，均可能产生错误读出。但根据本发明的实施例l、2，不存在现有技术这种因设计造成的非选择单元的漏电流Idis，因此可获得如下效果不会产生Idis及干扰SRAM单元造成的读出动作延迟、错误读出等读出特性恶化的情况。并且，表2是比较图6、图7所述的现有例和本发明的实施例的写入时的动作电流值的表。设写缓存电流能力为Iwa。写入动作时的干扰SRAM单元数是指，和作为写入对象的选择单元位于相同的列上、保持了和写缓存的输出相反的数据的SRAM单元的个数。<table>tableseeoriginaldocumentpage21</column></row><table>如表2所示，在现有技术中，写入时的写缓存有效电流值随着干扰SRAM单元数n变大而减少。写缓存有效电流值较小意味着难于向位线对提供差电位。其结果是，写入动作结束为止的时间延长，或位线对上不充分产生差电位，引起写入错误。在现有技术中，无论怎样增大Iwa，因Idis的大小及干扰SRAM单元的个数不同，均存在错误写入等写入特性恶化的问题。但根据实施例1、2，本身不存在现有技术这种因设计造成的非选择单元的漏电流Idis，因此可获得如下效果不会产生Idis及干扰SRAM单元造成的写入动作延迟、错误写入等写入特性恶化的情况。此外，在上述实施例1、实施例2中，存储单元的存取晶体管均使用N型MOS晶体管，但存取晶体管不限定为N型MOS晶体管。例如，存取晶体管也可使用P型MOS晶体管。这种情况下，使全部晶体管的导电型相反，使固定电位成为高电位的电压，使与选择的存储单元连接的列线成为低电平，且将字线驱动为高电平，使与非选择的存储单元连接的列线成为高电平，或将字线驱动为低电平即可。以上参照实施例说明了本发明，但本发明不限于上述实施例的构成，当然包括在本发明的范围内本领域技术人员可获得的各种变形、修改。权利要求1.一种半导体存储装置，其特征在于，具有多个字线；多个位线对，分别由第一位线、第二位线构成；多个存储单元，与上述多个字线和上述多个位线对的各交点对应地设置成矩阵状；以及多个列选择线，与上述多个位线对分别对应地设置，上述多个存储单元分别具有第一逆变器，以第一节点为输入，以第二节点为输出；第二逆变器，以上述第二节点为输入，以上述第一节点为输出；第一存取晶体管，连接在上述第一位线和上述第一节点之间；第二存取晶体管，连接在上述第二位线和上述第二节点之间；第一个第一导电型晶体管，连接在上述第一存取晶体管、第二存取晶体管的栅极和上述列选择线之间，栅极连接到上述字线；以及第一个第二导电型晶体管，连接在上述第一存取晶体管、第二存取晶体管的栅极和固定电位之间，栅极连接到上述字线。2.根据权利要求l所述的半导体存储装置，其特征在于，上述第一存取晶体管、第二存取晶体管是第二导电型晶体管。3.根据权利要求1或2所述的半导体存储装置，其特征在于，上述第一个第一导电型晶体管是P沟道型MOS晶体管，其源极、漏极中的一个连接到上述第一存取晶体管、第二存取晶体管的栅极，另一个连接到上述列选择线，上述第一个第二导电型晶体管是N沟道型MOS晶体管，其漏极连接到上述第一存取晶体管、第二存取晶体管的栅极，源极连接到上述固定电位，上述第一存取晶体管是N沟道型MOS晶体管，其源极、漏极中的一个连接到上述第一位线，另一个连接到上述第一节点，上述第二存取晶体管是N沟道型MOS晶体管，其源极、漏极中的一个连接到上述第二位线，另一个连接到上述第二节点。4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于，上述多个字线布线在第一方向上，上述多个位线对和上述多个列选择线布线在和上述第一方向交叉的第二方向上。5.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于，上述半导体存储装置进一步具有多个第二字线，在将上述多个字线的每一个作为第一字线时，上述多个第二字线反转了分别对应的上述第一字线的逻辑，并与对应的上述第一字线成对，上述多个存储单元分别进一步具有第二个第二导电型晶体管，该第二个第二导电型晶体管连接在上述第一存取晶体管、第二存取晶体管的栅极和上述列选择线之间，栅极连接到上述第二字线。6.根据权利要求5所述的半导体存储装置，其特征在于，上述第二个第二导电型晶体管是N沟道型MOS晶体管，其源极、漏极中的一个连接到上述第一存取晶体管、第二存取晶体管的栅极，另一个连接到上述对应的列选择线。7.根据权利要求5或6所述的半导体存储装置，其特征在于，上述多个第二字线布线在上述第一方向上。8.—种半导体存储装置，其特征在于，具有多个字线；多个位线对，分别由第一位线、第二位线构成；多个存储单元，与上述多个字线和上述多个位线对的各交点对应地设置成矩阵状；以及多个列选择线，与上述多个位线对分别对应地设置，上述多个存储单元分别具有第一逆变器，以第一节点为输入，以第二节点为输出；第二逆变器，以上述第二节点为输入，以上述第一节点为输出；第一存取晶体管，连接在上述第一位线和上述第一节点之间；第二存取晶体管，连接在上述第二位线和上述第二节点之间；以及第三逆变器，从上述列选择线提供电源，上述字线连接到输入，输出连接到上述第一存取晶体管、第二存取晶体管的栅极。9.根据权利要求8所述的半导体存储装置，其特征在于，上述半导体存储装置进一步具有多个第二字线，在将上述多个字线的每一个作为第一字线时，上述多个第二字线反转了分别对应的上述第一字线的逻辑，并与对应的上述第一字线成对，上述多个存储单元分别进一步具有如下的晶体管连接在上述第一存取晶体管、第二存取晶体管的栅极和上述列选择线之间，栅极连接到上述第二字线，并与上述第一存取晶体管、第二存取晶体管为相同导电型。全文摘要一种半导体存储装置，抑制非选择列的充放电电流，并确保低压动作下的读写动作裕度。在具有与多个字线(WLB_k、WLB_K+1)和多个位线对(D₁、DB₁、D₁₊₁、DB₁₊₁)的交点对应地设置的多个存储单元205的半导体存储装置中，设置分别与位线对应地设置的列选择线(S₁、S₁₊₁)，各存储单元205上设置逆变器(INV3)，其电源从列选择线提供，字线连接到输入，输出连接到存取晶体管的栅极，仅导通字线和列选择线同时被选择的单元的存取晶体管。文档编号G11C11/412GK101656103SQ20091016597公开日2010年2月24日申请日期2009年8月20日优先权日2008年8月20日发明者宇野和正申请人:恩益禧电子股份有限公司