信号复用装置的制作方法

本发明涉及信号复用装置。

背景技术

在非专利文献1中记载了对4个输入信号进行复用而使它们成为1个输出信号的信号复用装置。该信号复用装置具有并联连接的4个缓冲部。各缓冲部具有依次串联连接的触发器和两个传输门(transfergate)。各传输门被调整为在规定的定时导通。由此，被输入到该各缓冲部的输入信号作为一个输出信号，依次从信号复用装置输出。

根据非专利文献1所记载的信号复用装置，与对二个输入信号进行复用而使它们成为一个输出信号的情况相比，能够扩大触发器的延迟时间的允许范围，并应对数据速率的高速化。

现有技术文献

非专利文献

非专利文献1：jihwankimetal.，"a16-to-40gb/squarter-ratenrz/pam4dual-modeltransmitterin14nmcmos"，2015ieeeinternationalsolid-statecircuitsconference(isscc)，(美国)，2015年2月

技术实现要素：

发明要解决的问题

发明者们对现有的信号复用装置进行了探讨，结果发现了如下这样的问题。即，在上述非专利文献1所记载的信号复用装置中，由于两个传输门串联连接，导致寄生电阻值和寄生电容值变高。因此，输出信号的波形钝化，频带受到限制。因此，存在无法充分应对数据速率的高速化的问题。

本发明的目的在于提供一种具有能够充分应对数据速率的高速化的结构的信号复用装置。

用于解决问题的手段

为了解决上述问题，本实施方式的信号复用装置将m个输入信号i1～im中的、根据从m个控制信号c1～cm选择出的至少第m个控制信号cm和第n个控制信号cn的信号电平的组合依次指定的输入信号im在维持着信号电平的组合的期间内输出，其中，m是3以上的整数，m是1以上m以下的整数，n是在m＝m时为1、在m<m时为m+1的整数。具体而言，该信号复用装置具有与输入信号i1～im分别对应设置的m个前级缓冲部b1～bm和与前级缓冲部b1～bm各自的输出端电连接的输出缓冲部bout。前级缓冲部b1～bm中的第m个前级缓冲部bm具有用于取入输入信号im的输入端、用于取入控制信号cm的输入端、用于取入控制信号cn的输入端、用于输出输入信号im的输出端。此外，在控制信号cm和所述控制信号cn双方的信号电平为有效(significant)时，前级缓冲部bm输出被输入到该前级缓冲部bm的输入信号im。另一方面，在控制信号cm和所述控制信号cn中的至少一方的信号电平为无效(non-significant)时，前级缓冲部bm成为高阻抗输出状态。输出缓冲部bout依次输出在不同的定时从前级缓冲部b1～bm分别输出的输入信号i1～im。

发明效果

本实施方式的信号复用装置能够充分应对数据速率的高速化。

附图说明

图1是示出本实施方式的信号复用装置1的结构的图。

图2是汇总了本实施方式的信号复用装置1中的控制信号c1～cm各自的电平、前级缓冲部b1～bm各自的输出信号和输出缓冲部bout的输出信号的关系的表。

图3是控制信号c1～cm、输入信号i1～im和输出缓冲部bout的输出信号各自的时序图。

图4是示出生成m(＝3)个控制信号的生成部2的结构例的图。

图5是示出生成m(＝5)个控制信号的生成部2的结构例的图。

图6是示出生成m(＝6)个控制信号的生成部2的结构例的图。

图7是示出前级缓冲部bm的第1结构例的图。

图8是示出第1结构例的前级缓冲部bm中的三状态缓冲器4的结构例的图。

图9是示出前级缓冲部bm的第2结构例的图。

图10是示出前级缓冲部bm的第3结构例的图。

图11是示出前级缓冲部bm的第4结构例的图。

具体实施方式

[本发明实施方式的说明]

首先，分别单独列举本发明的实施方式的内容进行说明。

(1)本实施方式的信号复用装置其将m个输入信号i1～im中的、由从m个控制信号c1～cm选择出的至少第m个控制信号cm和第n个控制信号cn的信号电平的组合依次指定的输入信号im在维持着所述信号电平的组合的期间内输出，其中，m是3以上的整数，m是1以上m以下的整数，n是在m＝m时为1、在m<m时为m+1的整数。该信号复用装置作为其一个方式，具有与输入信号i1～im分别对应设置的m个前级缓冲部b1～bm和与前级缓冲部b1～bm各自的输出端电连接的输出缓冲部bout。前级缓冲部b1～bm中的第m个前级缓冲部bm具有用于取入输入信号im的输入端、用于取入控制信号cm的输入端、用于取入控制信号cn的输入端、用于输出输入信号im的输出端。此外，在控制信号cm和控制信号cn双方的信号电平为有效(significant)时，前级缓冲部bm输出被输入到该前级缓冲部bm的输入信号im。另一方面，在控制信号cm和控制信号cn中的至少一方的信号电平为无效(non-significant)时，前级缓冲部bm成为高阻抗输出状态。输出缓冲部bout依次输出在不同的定时分别从前级缓冲部b1～bm输出的输入信号i1～im。

(2)作为本实施方式的一个方式，也可以是，上述前级缓冲部bm能够应用各种结构。具体而言，前级缓冲部bm的第1结构例包含三状态缓冲器(tri-statebuffer)和开关。三状态缓冲器是将输出信号电平设定为“高”、“低”和“高阻抗”的各输出状态的电路。具体而言，在控制信号cm的信号电平为有效时，三状态缓冲器输出已一旦取入的输入信号(例如，由“高”和“低”的两个状态构成的二值信号)im，在控制信号cm的信号电平为无效时，三状态缓冲器成为高阻抗输出状态(该三状态缓冲器与开关之间实质上为断线状态)。开关具有与三状态缓冲器的输出端电连接的第1端和与输出缓冲部bout的输入端电连接的第2端。在该结构中，开关根据控制信号cn的信号电平而变更第1端与第2端之间的电连接状态。具体而言，在控制信号cn的信号电平为有效时，开关将第1端与第2端电连接(导通状态)，在控制信号cn的信号电平为无效电平时，开关对第1端和第2端进行电切断(截止状态)。

(3)作为本实施方式的一个方式，也可以是，上述三状态缓冲器包含第1门电路、第2门电路和配置在被设定为第1基准电位的第1基准端与被设定为比该第1基准电位低的第2基准电位的第2基准端之间的第1结构的串联电路。另外，第1结构的串联电路由从第1基准端朝向第2基准端依次配置的pmos晶体管和nmos晶体管构成，pmos晶体管的漏极和nmos晶体管的漏极相互连接。第1门电路输出表示输入信号im与控制信号cm的与非值(nand:negativeand)的信号。第2门电路输出表示输入信号im与控制信号cm的逻辑反转信号(logicinversionsignal)的或非值(nor:negativeor)的信号。pmos晶体管具有与第1基准端电连接的源极、与第1门电路的输出端连接的栅极和与nmos晶体管的漏极电连接的漏极。nmos晶体管具有与pmos晶体管的漏极电连接的漏极、与第2门电路的输出端电连接的栅极和与第2基准端电连接的源极。并且，pmos晶体管的漏极和nmos晶体管的漏极之间的连接点与开关电连接。

(4)作为本实施方式的一个方式，也可以是，上述前级缓冲部bm的第2结构例包含第1门电路、第2门电路和配置在第1基准端与第2基准端之间的第2结构的串联电路。另外，第2结构的串联电路由从第1基准端朝向第2基准端依次配置的第1缓冲开关、pmos晶体管、nmos晶体管和第2缓冲开关构成。第1门电路输出表示输入信号im与控制信号cm的与非值的信号。第2门电路输出表示输入信号im与控制信号cm的逻辑反转信号的或非值的信号。第1缓冲开关具有与第1基准端电连接的第1端和与pmos晶体管的源极电连接的第2端。此外，第1缓冲开关根据控制信号cn的信号电平而变更该第1缓冲开关的第1端与第2端的电连接状态。即，在控制信号cn的信号电平为有效时，第1缓冲开关将第1端与第2端电连接(导通状态)，在控制信号cn的信号电平为无效电平时，第1缓冲开关对第1端和第2端进行电切断(截止状态)。pmos晶体管具有与第1缓冲开关的第2端电连接的源极、与第1门电路的输出端连接的栅极和与nmos晶体管的漏极电连接的漏极。nmos晶体管具有与pmos晶体管的漏极连接的漏极、与第2门电路的输出端电连接的栅极和与第2缓冲开关的第1端电连接的源极。第2缓冲开关具有与nmos晶体管的源极电连接的第1端和与第2基准端电连接的第2端。此外，第2缓冲开关根据控制信号cn的信号电平而变更该第2缓冲开关的第1端与第2端的电连接状态。即，在控制信号cn的信号电平为有效时，第2缓冲开关将第1端与第2端电连接(导通状态)，在控制信号cn的信号电平为无效电平时，第2缓冲开关对第1端和第2端进行电切断(截止状态)。并且，pmos晶体管的漏极和nmos晶体管的漏极之间的连接点与输出缓冲部bout的输入端连接。

(5)作为本实施方式的一个方式，也可以是，上述前级缓冲部bm的第3结构例包含第1门电路、第2门电路和配置在第1基准端与第2基准端之间的第3结构的串联电路。另外，第3结构的串联电路由从第1基准端朝向第2基准端依次配置的pmos晶体管、第1缓冲开关、第2缓冲开关和nmos晶体管构成。第1门电路输出表示输入信号im与控制信号cm的与非值的信号。第2门电路输出表示输入信号im与控制信号cm的逻辑反转信号的或非值的信号。pmos晶体管具有与第1基准端电连接的源极、与第1门电路的输出端电连接的栅极和与第1缓冲开关的第1端电连接的漏极。第1缓冲开关具有与pmos晶体管的漏极电连接的第1端和与第2缓冲开关的第1端电连接的第2端。此外，第1缓冲开关根据控制信号cn的信号电平而变更该第1缓冲开关的第1端与第2端的电连接状态。具体而言，在控制信号cn的信号电平为有效时，第1缓冲开关将第1端与第2端电连接(导通状态)，在控制信号cn的信号电平为无效电平时，第1缓冲开关对第1端和第2端进行电切断(截止状态)。第2缓冲开关具有与第1缓冲开关的第2端电连接的第1端和与nmos晶体管的漏极电连接的第2端。此外，第2缓冲开关根据控制信号cn的信号电平而变更该第2缓冲开关的第1端与第2端的电连接状态。具体而言，在控制信号cn的信号电平为有效时，第2缓冲开关将第1端与第2端电连接(导通状态)，在控制信号cn的信号电平为无效电平时，第2缓冲开关对第1端和第2端进行电切断(截止状态)。nmos晶体管具有与第2缓冲开关的第2端电连接的漏极、与第2门电路的输出端电连接的栅极和与第2基准端电连接的源极。并且，第1缓冲开关的第2端和第2缓冲开关的第1端之间的连接点与输出缓冲部bout的输入端电连接。

(6)作为本实施方式的一个方式，也可以是，上述前级缓冲部bm的第3结构例还包含：第1刷新电路，其刷新pmos晶体管的漏极与第1缓冲开关的第1端之间的连接点处的电位；以及第2刷新电路，其刷新nmos晶体管的漏极与第2缓冲开关的第2端之间的连接点处的电位。在该情况下，第1刷新电路具有与被设定为比第2基准电位高的第3基准电位的第3基准端电连接的第1端、以及与pmos晶体管的漏极和第1缓冲开关的第1端之间的连接点电连接的第2端。此外，第2刷新电路具有与nmos晶体管的漏极和第2缓冲开关的第2端之间的连接点电连接的第1端、以及与被设定为比第1基准电位低的第4基准电位的第4基准端电连接的第2端。

(7)作为本实施方式的一个方式，也可以是，上述前级缓冲部bm的第4结构例包含第1门电路、第2门电路、3门电路、第4门电路和配置在第1基准端与第2基准端之间的第4结构的直接电路。另外，第4结构的串联电路由从第1基准端朝向第2基准端依次配置的pmos晶体管和nmos晶体管构成，pmos晶体管的漏极和nmos晶体管的漏极相互连接。第1门电路输出表示输入信号im与控制信号cm的逻辑反转信号的或非值的信号。第2门电路输出表示第1门电路的输出信号与控制信号cn的与非值的信号。第3门电路输出表示输入信号im与控制信号cm的与非值的信号。第4门电路输出表示第3门电路的输出信号与控制信号cn的逻辑反转信号的或非值的信号。pmos晶体管具有与第1基准端电连接的源极、与第2门电路的输出端连接的栅极和与nmos晶体管的漏极电连接的漏极。nmos晶体管具有与pmos晶体管的漏极电连接的漏极、与第4门电路的输出端电连接的栅极和与第2基准端电连接的源极。

(8)作为本实施方式的一个方式，也可以是，具有如上所述的各种结构的该信号复用装置还具有生成部(控制信号生成部)，该生成部(控制信号生成部)分别生成控制信号c1～cm。另外，在m＝6的情况、即、生成与控制信号c1～cm相当的控制信号c1～c6的情况下，生成部优选包含第1～第5锁存电路和第5～第8门电路。在该结构中，第1锁存电路输入第7门电路的输出信号，在时钟的上升和下降中的任意一方的定时，对第7门电路的输出信号的值进行锁存，输出所锁存的该值。第5门电路输出第1锁存电路的输出信号的逻辑反转信号，作为控制信号c3。第2锁存电路输入控制信号c3，在时钟的上升和下降中的任意另一方的定时，对控制信号c3的值进行锁存，输出所锁存的该值，作为控制信号c4。第3锁存电路输入第1锁存电路的输出信号，在上述一方的定时，对第1锁存电路的输出信号的值进行锁存，输出所锁存的该值。第6门电路输出第3锁存电路的输出信号的逻辑反转信号，作为控制信号c5。第4锁存电路在上述另一方的定时，对从第6门电路输出的控制信号c5的值进行锁存，输出所锁存的该值，作为控制信号c6。第7门电路输出表示第1锁存电路的输出信号与第3锁存电路的输出信号的与非值的信号。第8门电路输出第7门电路的输出信号的逻辑反转信号，作为控制信号c1。第5锁存电路在上述另一方的定时，对从第8门电路输出的控制信号c1的值进行锁存，输出所锁存的该值，作为控制信号c2。

以上，该[本发明实施方式的说明]的栏中所列举的各方式能够分别应用于剩余的全部方式、或这些剩余方式的全部组合。

[本发明实施方式的详细情况]

以下，参照附图详细说明本实施方式的信号复用装置的具体结构。另外，本发明不限定于这些例示，而通过权利要求来表示，是指包含与权利要求同等的意思和范围内的所有变更。此外，在附图的说明中，对相同的要素标记相同的标号，并省略重复的说明。

图1是示出本实施方式的信号复用装置1的结构的图。图1所示的信号复用装置1根据m(3以上的整数)个控制信号c1～cm各自的电平而输出与m个输入信号i1～im中的任意的输入信号对应的信号(实质上为输入信号)。即，信号复用装置1是对从输入端1a分别取入的输入信号i1～im进行复用、从一个输出端1b输出输出信号(复用输出信号)的装置，具有m个前级缓冲部b1～bm、输出缓冲部bout和分别生成控制信号c1～cm的生成部2。另外，作为信号复用的一例，将输入信号i1～im中的、根据从控制信号c1～cm选择出的至少第m(1以上m以下的整数)个控制信号cm和第n(m＝m时为1、m<m时为m+1的整数)个控制信号cn的信号电平的组合依次指定的输入信号im在维持着控制信号cm和控制信号cn的信号电平的组合的期间内输出。

如上所述，前级缓冲部b1～bm中的第m个前级缓冲部bm输入经由输入端i1～im而取入到该装置1内的输入信号i1～im中的第m个输入信号im、控制信号c1～cm中的控制信号cm和控制信号cn。在控制信号cm和控制信号cn双方的信号电平为有效时，前级缓冲部bm输出与输入信号im对应的信号(实质上为输入信号im)。此外，在控制信号cm和控制信号cn中的至少一方的信号电平为无效电平时，前级缓冲部bm成为高阻抗输出状态(实质的断线状态)。

输出缓冲部bout与前级缓冲部b1～bm各自的输出端连接。即，前级缓冲部b1～bm相互并联连接。输出缓冲部bout在不同的定时分别输入从前级缓冲部b1～bm输出的信号，输出与所输入的信号对应的信号(实质上为由控制信号cm和控制信号cn的信号电平的组合所指定的输入信号im)。

图2是汇总了本实施方式的信号复用装置1中的控制信号c1～cm各自的信号电平、前级缓冲部b1～bm各自的输出信号和输出缓冲部bout的输出信号的关系的表。在图2的表中，作为控制信号的信号电平，有效电平(高电平)用“1”记述，无效电平(低电平)用“0”记述。此外，前级缓冲部中的高阻抗输出状态用“hi-z”记述。

图3是控制信号c1～cm、输入信号i1～im和输出缓冲部bout的输出信号(复用信号)的时序图。如图3所示，控制信号c1～cm是以mui(单位间隔)为1个周期的信号。控制信号c1～cm分别是2ui的有效电平(高电平)和(m－2)ui的无效电平(低电平)反复的信号。控制信号cm是相对于控制信号c1延迟(m－1)ui的信号。另外，单位间隔是信号复用装置1的输出信号的单位长度。例如，在输出信号的数据速率为40gb/s的情况下，1ui是25ps。

接着，对生成部2的结构例进行说明。

图4是示出生成控制信号c1～c3(m＝3)的生成部2的结构例的图。如图4所示，m＝3时的生成部2包含锁存电路l11、锁存电路l12和门电路g11。锁存电路l11和锁存电路l12例如由d触发器电路构成。

锁存电路l11输入从输入端2a取入的时钟clk1、门电路g11的输出信号，在时钟clk1的上升的定时，对门电路g11的输出信号的值进行锁存。从锁存电路l11输出进行了锁存的值，作为控制信号c1。锁存电路l12输入时钟clk1和作为锁存电路l11的输出信号的控制信号c1，在时钟clk1的上升的定时，对控制信号c1的值进行锁存。从锁存电路l12输出进行了锁存的值，作为控制信号c2。

门电路g11输入作为锁存电路l11的输出信号的控制信号c1和作为锁存电路l12的输出信号的控制信号c2，输出表示这些信号的与非值的信号，作为控制信号c3。即，锁存电路l11输入控制信号c3，作为门电路g11的输出信号。

根据如上这样构成的m＝3时的生成部2，能够分别生成2ui的有效电平和1ui的无效电平反复的控制信号c1～c3。

另外，在m＝4时的结构中，控制信号c1～c4(m＝4)是2ui的有效电平和2ui的无效电平反复的信号，是有效电平的期间和成为无效电平的期间相互相等的信号。因此，控制信号c1与控制信号c3处于逻辑反转的关系，控制信号c2与控制信号c4处于逻辑反转的关系。因此，m＝4时的生成部2例如通过包含使时钟延迟的延迟电路和使逻辑反转的逻辑反转电路，能够分别生成这些控制信号c1～c4。

图5是示出生成控制信号c1～c5(m＝5)的生成部2的结构例的图。如图5所示，m＝5时的生成部2包含锁存电路l21～l23和门电路g21～g27。锁存电路l21～l23例如由d触发器电路构成。

锁存电路l21输入从输入端2a取入的时钟clk1、门电路g26的输出信号，在时钟clk1的上升的定时，对门电路g26的输出信号的值进行锁存。从锁存电路l21输出该所锁存的值。门电路g21输入锁存电路l21的输出信号，输出该信号的逻辑反转信号，作为控制信号c2。

锁存电路l22输入时钟clk1和锁存电路l21的输出信号，在时钟clk1的上升的定时，对锁存电路l21的输出信号的值进行锁存。从锁存电路l22输出该所锁存的值。门电路g22输入锁存电路l22的输出信号，输出该信号的逻辑反转信号，作为控制信号c3。

锁存电路l23输入时钟clk1和锁存电路l22的输出信号，在时钟clk1的上升的定时，对锁存电路l22的输出信号的值进行锁存。从锁存电路l23输出该所锁存的值。门电路g23输入锁存电路l23的输出信号，输出该信号的逻辑反转信号，作为控制信号c4。

门电路g24输入锁存电路l21的输出信号和锁存电路l22的输出信号，输出表示这些信号的与非值的信号。门电路g25输入门电路g24的输出信号，输出该信号的逻辑反转信号，作为控制信号c5。门电路g26输入锁存电路l22的输出信号和锁存电路l23的输出信号，输出表示这些信号的与非值的信号。门电路g27输入门电路g26的输出信号，输出该信号的逻辑反转信号，作为控制信号c1。

根据如上这样构成的m＝5时的生成部2，能够分别生成2ui的有效电平和3ui的无效电平反复的控制信号c1～c5。

图6是示出生成控制信号c1～c6(m＝6)的生成部2的结构例的图。如图6所示，m＝6时的生成部2包含二分频电路3、锁存电路l31～l35和门电路g31～g34。二分频电路3包含锁存电路l36和门电路g35。锁存电路l31～l36例如由d触发器电路构成。

锁存电路l36输入从输入端2a取入的时钟clk1、门电路g35的输出信号，在时钟clk1的上升的定时，对门电路g35的输出信号的值进行锁存。从锁存电路l36输出所锁存的值，作为时钟clk2。时钟clk2是将时钟clk1进行二分频后的二分频信号。门电路g35输入作为锁存电路l36的输出信号的时钟clk2，输出时钟clk3，作为该信号的逻辑反转信号。根据这样构成的二分频电路3，可由时钟clk1生成时钟clk2和时钟clk3。

锁存电路l31输入时钟clk2和门电路g33的输出信号，在时钟clk2的上升的定时，对门电路g33的输出信号的值进行锁存。从锁存电路l31输出该所锁存的值。门电路g31输入锁存电路l31的输出信号，输出该信号的逻辑反转信号，作为控制信号c3。

锁存电路l32输入时钟clk3和作为门电路g31的输出信号的控制信号c3，在时钟clk3的上升的定时，对控制信号c3的值进行锁存。从锁存电路l32输出所锁存的值，作为控制信号c4。锁存电路l33输入时钟clk2和锁存电路l31的输出信号，在时钟clk2的上升的定时，对锁存电路l31的输出信号的值进行锁存。输出该所锁存的值。

门电路g32输入锁存电路l33的输出信号，输出该信号的逻辑反转信号，作为控制信号c5。锁存电路l34输入时钟clk3和作为门电路g32的输出信号的控制信号c5，在时钟clk3的上升的定时，对控制信号c5的值进行锁存。从锁存电路l34输出所锁存的值，作为控制信号c6。门电路g33输入锁存电路l31的输出信号和锁存电路l33的输出信号，输出表示这些信号的与非值的信号。

门电路g34输入门电路g33的输出信号，输出该信号的逻辑反转信号，作为控制信号c1。锁存电路l35输入时钟clk3和作为门电路g34的输出信号的控制信号c1，在时钟clk3的上升的定时，对控制信号c1的值进行锁存。从锁存电路l35输出所锁存的值，作为控制信号c2。

根据如上这样构成的m＝6时的生成部2，能够分别生成2ui的有效电平和4ui的无效电平反复的控制信号c1～c6。

另外，控制信号c1～cm与占空比为2/m且相位逐次偏移2π/m的m相时钟等同，所以可以将由生成部2作为控制信号c1～cm输出的信号中的任意信号作为控制信号c1，对控制信号c2～cm只要选择成使得其成为相对于控制信号c1延迟1ui～(m-1)ui的信号即可。具体而言，例如，关于图4所示的m＝3时的生成部2，将锁存电路l11的输出信号作为控制信号c1、将锁存电路l12的输出信号作为控制信号c2、将门电路g11的输出信号作为控制信号c3进行了说明，但也可以将这些输出信号中的任意信号作为控制信号c1。此外，控制信号c2为相对于控制信号c1延迟1ui的信号，对控制信号c3只要选择成使得其成为相对于控制信号c1延迟2ui的信号即可。

在图6所示的m＝6时的生成部2中，时钟clk2和时钟clk3为2相时钟，一方的上升的定时和另一方的下降的定时相同。因此，该生成部(图6)2可以具有如下结构：由二分频电路3生成时钟clk2或者时钟clk3，在所生成的时钟的上升和下降的定时，由锁存电路l31～l35对输入信号的值进行锁存。具体而言，也可以构成为，锁存电路l31和锁存电路l33在该时钟的上升和下降中的任意一方的定时，对输入信号的值进行锁存，锁存电路l32、锁存电路l34和锁存电路l35在另一方的定时，对输入信号的值进行锁存。

此外，图6所示的生成部2例如也可以具有从外部输入时钟clk2和时钟clk3的结构。生成部2也可以具有从外部输入时钟clk2或者时钟clk3并且生成所输入的时钟的逻辑反转信号的结构。并且，生成部2可以具有如下结构：从外部输入时钟clk2或者时钟clk3，在所输入的时钟的上升和下降的定时，对输入信号的值进行锁存。

接着，使用图7～图11对m个缓冲部b1～bm中的第m个前级缓冲部bm的结构例进行说明。

图7是示出前级缓冲部bm的第1结构例的图。第1结构例的前级缓冲部bm包含三状态缓冲器4和开关s41。三状态缓冲器4具有用于取入输入信号im的输入端1a和用于分别取入控制信号cm和cn的输入端10a、10b，并且，具有用于输出输入信号im的输出端10c。三状态缓冲器4输入经由输入端1a和输入端10a而分别取入的输入信号im和控制信号cm。在控制信号cm的信号电平为有效时，三状态缓冲器4输出与输入信号im对应的信号。另一方面，在控制信号cm的信号电平为无效时，三状态缓冲器4成为高阻抗输出状态。开关s41设置在三状态缓冲器4的输出端与输出缓冲部bout的输入端之间，具有与三状态缓冲器4的输出端电连接的第1端和与输出缓冲部bout的输入端电连接的第2端。在该结构中，开关s41根据控制信号cn的信号电平而变更第1端与第2端之间的电连接状态。具体而言，在控制信号cn的信号电平为有效时，开关s41将第1端与第2端电连接(导通状态)，在控制信号cn的信号电平为无效电平时，开关s41对第1端和第2端进行电切断(截止状态)。

三状态缓冲器4的结构是任意的，但能够为如图8所示的结构例。图8是示出前级缓冲部bm的第1结构例中的三状态缓冲器4的结构例的图。三状态缓冲器4包含第1门电路g41、第2门电路g42、配置在被设定为第1基准电位的第1基准端t1与被设定为比该第1基准电位低的第2基准电位的第2基准端t2之间的第1结构的串联电路。另外，第1结构的串联电路由从第1基准端t1朝向第2基准端t2依次配置的pmos晶体管t41和nmos晶体管t42构成，pmos晶体管t41的漏极与nmos晶体管t42的漏极相互连接。第1门电路g41输入输入信号im和控制信号cm，输出表示这些信号的与非值的信号。第2门电路g42输入输入信号im和控制信号cm的逻辑反转信号，输出表示这些信号的或非值的信号。

pmos晶体管t41具有与第1基准端t1电连接的源极、与第1门电路g41的输出端连接的栅极和与nmos晶体管t42的漏极电连接的漏极。nmos晶体管t42具有与pmos晶体管t41的漏极电连接的漏极、与第2门电路g42的输出端电连接的栅极和与第2基准端t2电连接的源极。并且，pmos晶体管t41的漏极和nmos晶体管t42的漏极之间的连接点与开关s41电连接。

图9是示出前级缓冲部bm的第2结构例的图。第2结构例的前级缓冲部bm也具有用于取入输入信号im的输入端1a、用于分别取入控制信号cm和cn的输入端10a、10b，并且具有用于输出输入信号im的输出端10c。第2结构例的前级缓冲部bm包含第1门电路g51、第2门电路g52和配置在第1基准端t1与第2基准端t2之间的第2结构的串联电路。另外，第2结构的串联电路由从第1基准端t1朝向第2基准端t2依次配置的第1缓冲开关(以下，简称作“第1开关”)s51、pmos晶体管t51、nmos晶体管t52和第2缓冲开关(以下，简称作“第2开关”)s52构成。第1门电路g51输入输入信号im和控制信号cm，输出表示这些信号的与非值的信号。第2门电路g52输入输入信号im和控制信号cm的逻辑反转信号，输出表示这些信号的或非值的信号。

第1开关s51具有与第1基准端t1电连接的第1端和与pmos晶体管t51的源极电连接的第2端。此外，第1开关s51根据控制信号cn的信号电平而变更该第1开关s51的第1端与第2端的电连接状态。即，在控制信号cn的信号电平为有效时，第1开关s51将第1端与第2端电连接(导通状态)，在控制信号cn的信号电平为无效电平时，第1开关s51对第1端和第2端进行电切断(截止状态)。pmos晶体管t51具有与第1开关s51的第2端电连接的源极、与第1门电路g51的输出端连接的栅极和与nmos晶体管t52的漏极电连接的漏极。nmos晶体管t52具有与pmos晶体管t51的漏极连接的漏极、与第2门电路g52的输出端电连接的栅极和与第2开关s52的第1端电连接的源极。第2开关s52具有与nmos晶体管t52的源极电连接的第1端和与第2基准端t2电连接的第2端。此外，第2开关s52根据控制信号cn的信号电平而变更该第2开关s52的第1端与第2端的电连接状态。即，在控制信号cn的信号电平为有效时，第2开关s52将第1端与第2端电连接(导通状态)，在控制信号cn的信号电平为无效电平时，第2开关s52对第1端和第2端进行电切断(截止状态)。并且，pmos晶体管t51的漏极和nmos晶体管t52的漏极的连接点与输出缓冲部bout的输入端连接。

图10是示出前级缓冲部bm的第3结构例的图。第3结构例的前级缓冲部bm也具有用于取入输入信号im的输入端1a、用于分别取入控制信号cm和cn的输入端10a、10b，并且具有用于输出输入信号im的输出端10c。第3结构例的前级缓冲部bm包含第1门电路g61、第2门电路g62和配置在第1基准端t1与第2基准端t2之间的第3结构的串联电路。另外，第3结构的串联电路由从第1基准端t1朝向第2基准端t2依次配置的pmos晶体管t61、第1开关s61、第2开关s62和nmos晶体管t62构成。并且，第3结构例的前级缓冲部bm还包含：第1刷新电路r61，其刷新pmos晶体管t61的漏极与第1开关s61的第1端之间的连接点处的电位；以及第2刷新电路r62，其刷新nmos晶体管t62的漏极与第2开关s62的第2端之间的连接点处的电位。第1门电路g61输入输入信号im和控制信号cm，输出表示这些信号的与非值的信号。第2门电路g62输入输入信号im和控制信号cm的逻辑反转信号，输出表示这些信号的或非值的信号。

pmos晶体管t61具有与第1基准端t1电连接的源极、与第1门电路g61的输出端电连接的栅极和与第1开关s61的第1端电连接的漏极。第1开关s61具有与pmos晶体管t61的漏极电连接的第1端和与第2开关s62的第1端电连接的第2端。此外，第1开关s61根据控制信号cn的信号电平而变更该第1开关s61的第1端与第2端的电连接状态。具体而言，在控制信号cn的信号电平为有效时，第1开关s61将第1端与第2端电连接(导通状态)，在控制信号cn的信号电平为无效电平时，第1开关s61对第1端与第2端进行电切断(截止状态)。第2开关s62具有与第1开关s61的第2端电连接的第1端和与nmos晶体管t62的漏极电连接的第2端。此外，第2开关s62根据控制信号cn的信号电平而变更该第2开关s62的第1端与第2端的电连接状态。具体而言，在控制信号cn的信号电平为有效时，第2开关s62将第1端与第2端电连接(导通状态)，在控制信号cn的信号电平为无效电平时，对第1端和第2端进行电切断(截止状态)。nmos晶体管t62具有与第2开关s62的第2端电连接的漏极、与第2门电路g62的输出端电连接的栅极和与第2基准端t2电连接的源极。并且，第1开关s61的第2端与第2开关s62的第1端之间的连接点与输出缓冲部bout的输入端电连接。

第1刷新电路r61与pmos晶体管t61并联设置，具有与被设定为比第2基准电位高的第3基准电位的第3基准端t3电连接的第1端、以及与pmos晶体管t61的漏极和第1开关s61的第1端之间的连接点电连接的第2端。此外，第2刷新电路r62与nmos晶体管t62并联设置，具有与nmos晶体管t62的漏极和第2开关s62的第2端之间的连接点电连接的第1端、以及与被设定为比第1基准电位低的第4基准电位的第4基准端t4电连接的第2端。

图11是示出前级缓冲部bm的第4结构例的图。第4结构例的前级缓冲部bm也具有用于取入输入信号im的输入端1a、用于分别取入控制信号cm和cn的输入端10a、10b，并且具有用于输出输入信号im的输出端10c。第4结构例的前级缓冲部bm包含第1～第4门电路g71～g74和配置在第1基准端t1与第2基准端t2之间的第4结构的直接电路。另外，第4结构的串联电路由从第1基准端朝向第2基准端依次配置的pmos晶体管t71和nmos晶体管t72构成，pmos晶体管t71的漏极与nmos晶体管t72的漏极相互连接。第1门电路g71输入输入信号im和控制信号cm的逻辑反转信号，输出表示这些信号的或非值的信号。第2门电路g72输入第1门电路g71的输出信号和控制信号cn，输出表示这些信号的与非值的信号。第3门电路g73输入输入信号im和控制信号cm，输出表示这些信号的与非值的信号。第4门电路g74输入第3门电路g73的输出信号和控制信号cn的逻辑反转信号，输出表示这些信号的或非值的信号。

pmos晶体管t71具有与第1基准端t1电连接的源极、与第2门电路g72的输出端连接的栅极和与nmos晶体管t72的漏极电连接的漏极。nmos晶体管t72具有与pmos晶体管t71的漏极电连接的漏极、与第4门电路g74的输出端电连接的栅极和与第2基准端t2电连接的源极。pmos晶体管t71的漏极和nmos晶体管t72的漏极之间的连接点与输出缓冲部bout的输入端连接。

另外，在上述前级缓冲部bm的各结构例中，开关s41、第1开关s51、第2开关s52、第1开关s61、第2开关s62、第1刷新电路r61和第2刷新电路r62分别能够由单一的mos晶体管构成，此外，还能够由传输门构成。具体而言，例如，在图9所示的前级缓冲部bm的结构例中，第1开关s51能够由输入控制信号cn的逻辑反转信号的pmos晶体管构成，第2开关s52能够由输入控制信号cn的nmos晶体管构成。

此外，在上述的前级缓冲部bm的各结构例中，控制信号cm的逻辑反转信号为与控制信号cm处于逻辑反转的关系的信号即可，控制信号cn的逻辑反转信号为与控制信号cn处于逻辑反转的关系的信号即可。控制信号cm的逻辑反转信号和控制信号cn的逻辑反转信号的生成方法没有限定。

前级缓冲部bm无需采用将两个开关串联连接的结构，因此，由于开关引起的寄生电阻值和寄生电容值变小，能够抑制输出信号的波形的钝化，其结果，能够扩大频带。因此，根据本实施方式的信号复用装置1，能够充分应对数据速率的高速化。此外，根据信号复用装置1，能够缓和所谓电荷共享(chargesharing)效应。电荷共享效应是如下现象：包含高阻抗输出状态的缓冲部变成导通的开关，通过该开关对寄生电容进行充放电，其结果，输出信号的波形钝化。

如果比较前级缓冲部bm的第1～第4结构例，则被驱动的门电路的数量在第1～第3结构例中为两个，在第4结构例中为四个。因此，在第1～第3结构例中，能够将驱动负载抑制得比第4结构例低。另一方面，第4结构例不包含开关，因此，能够比第1～第3结构例更充分应对数据速率的进一步高速化。此外，第4结构例相比停留于缓和电荷共享效应的第1～第3结构例，能够解决电荷共享效应。

此外，在第3结构例中，当假设不设置第1刷新电路r61和第2刷新电路r62时，pmos晶体管t61和第1开关s61之间的连接点的电位以及nmos晶体管t62和第2开关s62之间的连接点的电位依存于输入信号的先前的电平，有时变得不稳定。因此，在第3结构例中，优选设置第1刷新电路r61和第2刷新电路r62。在第1结构例、第2结构例和第4结构例中，不具有这样的输入信号模式(pattern)依存性的问题，因此无需刷新电路。

本发明不限于上述实施方式，能够进行各种变形。例如，前级缓冲部b1～bm和输出缓冲部bout各自的电路结构不限于上述的结构例，能够为各种结构。

标号说明

1：信号复用装置；2：生成部；4：三状态缓冲器；b1～bm、bm：前级缓冲部、bout：输出缓冲部；c1～cm、cm、cn：控制信号；clk1～clk3：时钟；g31～g34：门电路；g41、g51、g61、g71：第1门电路；g42、g52、g62、g72：第2门电路；g73：第3门电路；g74：第4门电路；i1～im、im：输入信号；l31～l35：锁存电路；s41：开关；s51、s61：第1开关；s52、s62：第2开关；t41、t51、t61、t71：pmos晶体管；t42、t52、t62、t72：nmos晶体管；r61：第1刷新电路；r62：第2刷新电路；t1：第1基准端；t2：第2基准端；t3：第3基准端；t4：第4基准端。