具有至少一个输入接头的集成半导体电路的制作方法

本发明涉及一种根据权利要求1的前序部分所述的集成半导体电路以及根据并列专利权利要求所述的方法。

背景技术

从市场中已知如下集成半导体电路，所述集成半导体电路具有多个尤其是数字的输入端和输出端。在此，所述输入端一般可以被任意的来源操控。只要这样的来源具有机械元件，例如按键或继电器，在相应的输入端上施加的信号就可能具有无意的快速的中断，尤其是在接通过程之后，其中在所述机械元件情况下，通常在运行状态转换期间出现抖动。对于以上提及的输入信号的可比较的不期望的状态变化可以此外也在没有机械元件的信号来源中得出。

技术实现要素：

本发明所基于的问题通过根据权利要求1所述的集成半导体电路以及通过根据并列的权利要求所述的方法得以解决。有利的扩展方案在从属权利要求中说明。对于本发明重要的特征此外在接下来的描述和附图中得出，其中所述特征不仅在独有的方面而且也在不同组合的方面可以是对于本发明重要的，而并不在此再次被详尽地指出。

本发明涉及具有至少一个输入接头的集成半导体电路。在此，给所述至少一个输入接头分配被集成到半导体电路中的去抖动设备，该去抖动设备用于对施加在输入接头上的输入信号去抖动。优选地，所述分配是单独的，这意味着，待去抖动的输入接头分别具有自己的去抖动设备。

该集成半导体电路例如是微处理器、微控制器、信号处理器等。该输入接头优选被构造用于或能够被配置用于，从外部的信号来源将数字信号、尤其是二进制的数字信号接纳到集成半导体电路中。

待去抖动的输入信号可以例如是基本上稳定的信号或者具有比较缓慢和/或不规律的变化的信号。同样地，待去抖动的输入信号可以是具有特定频率和/或不对称的脉冲间歇比（puls-zu-pause-verhältnis）等等的时钟信号。

本发明具有的优点是：输入信号可以优选地针对每个输入接头单独地比较简单地被去抖动。在此，在该集成半导体电路之外，布置在输入接头上的电容器或滤波器一般是不必要的。由此可以节省耗费和成本并且包括该集成半导体电路的电路基板必要时可以被测量得更小。此外，可以最小化用于输入信号的信号运行时间，例如关于可能的基于软件的去抖动设备来最小化用于输入信号的信号运行时间。

在一种构型方案中，去抖动设备以能够配置的方式被构造，尤其是以能够动态地配置的方式被构造。由此，该去抖动设备可以特别有利地关于相应的输入信号的变化的特性而言或者关于多个输入接头而言以从一开始就不同类型的输入信号被运行。尤其可能的是，对去抖动设备的滤波时间进行配置。

在另一种构型方案中，该去抖动设备、优选完全地被构造为硬件电路。由此，该去抖动设备可以总体上有利地被简化并且信号运行时间可以被保持得比较小。

特别有利地，该去抖动设备可以依据一种实施方式被直接集成到集成半导体电路的相关输入接头的焊盘结构（padstruktur）或者直接相邻于该焊盘结构来被布置。

在另一有利的实施方式中，去抖动设备可以空间上与其他接头（英文：“pin（插头）”）特定的电路部件、诸如常规的输入电路和/或输出驱动电路（例如在半导体电路的不仅能够配置为输入端也能够配置为输出端的接头（pins）的情况下）和/或esd（静电放电（electrostaticdischarge），德语：elektrostatischeentladung（静电放电））保护电路相邻地被布置。

在另一构型方案中，该去抖动设备可以具有如下采样器，该采样器被构造用于，多次地时间上相继地采样输入信号或由该输入信号所导出的信号，以便获得n个多个采样值，其中n是大于二的自然数，并且其中该集成半导体电路具有多数决策器（majoritätsentscheider），该多数决策器被构造用于，对所述n个多个采样值进行评估，以便确定输出信号。在此，该多数决策器的输出信号表征经去抖动的输入信号。借助该多数决策器（英文：“voter（表决器）”）和所述n个多个采样值可以有利地并且以特别限定的方式来进行输入信号的去抖动（英文：“debouncing（消除抖动）”）。

原则上，该采样器以模拟的方式或者优选以数字的方式被实施。数字采样器、尤其是二进制数字采样器具有优点：可以进行采样值的可能的（中间）存储并且同样地可以数字地进行多数决策并因此要求特别小的耗费。优选地，但并不强制性地，数目n是奇数，由此能够特别可靠地进行多数决策。数目n被选择得越大，一般而言输入信号的去抖动就越可靠。

在一种构型方案中，多数决策与按多数决策相应，其中（优选二进制的）采样值“0”和“1”的相应数目、例如其中的上述的n个多个被相互比较，并且相应更高的数目确定输出信号，其中所述输出信号表征经去抖动的输入信号。

在另一构型方案中，在输入接头和采样器之间接通简单的模拟数字转换器，例如schmitt触发器（schmitt-trigger）或比较器（komparator）。由此，采样器可以必要时借助边缘触发的触发器（双稳态触发级）来实施，由此可以减小电路耗费并且附加地减小由此得出的成本。在另一种构型方案中规定：采样器和/或多数决策器基本上优选完全地借助电子电路、尤其是作为硬件电路被实施。由此，输入信号的信号运行时间可以有利地被保持得比较小并且耗费总体上可以被降低。

在另一种构型方案中规定：集成半导体电路具有至少一个计数器（zähler）和/或具有至少一个计时器电路，该计时器电路被构造用于，产生n个多个控制信号，以便引起借助采样器进行的相应数目的n个多个采样，其中该计数器和/或计时器电路被特别优选地构造用于，至少部分地以不同的时间间隔产生控制信号。所述时间间隔的差异尤其具有如下优点：对输入信号的可能的周期性干扰或周期性中断对于表征输入信号的数字值的正确确定而言损害较小。

在另一种构型方案中，在控制信号或采样之间的时间间隔以均匀的方式被预先给定，也即以等距的方式。

在另一种构型方案中，该计数器和/或计时器电路具有能加载的寄存器，其中存在一种装置，用于根据待产生的控制信号的不同的时间间隔来加载所述能加载的寄存器（英文：“reload（重新加载）”）。能加载的寄存器例如相应于计数器的计数寄存器，由此分别能够针对该计数器预先给定初始计数器读数。（只要是在单个情况下有意义的话）这可以例如针对每个控制信号或针对每次采样进行。由此可以有利地减小电路装置的耗费、尤其是计数器级的数目，并且去抖动设备可以被构建得特别小。

此外可以规定：集成半导体电路包括配置信息，以便以能够配置的方式预先给定采样器和/或多数决策器和/或计数器和/或计时器电路的特性。尤其是，可以以能够配置的方式预先给定采样的数目n和/或时间间隔。由此，可以有利地特别多方面地将去抖动设备使用在集成半导体电路中。例如通过集成半导体电路的其他硬件或软件组件可以实施配置，例如根据配置寄存器（例如能够与常规的控制寄存器相比较，借助其能够规定：半导体电路的接头应该被配置为输入端还是输出端，或者有关的接头是否应被置于参考电位（英文："pull-up（上拉）"或"pull-down（下拉）"））或者借助计算机程序的控制指令来实施，其中该计算机程序由集成半导体电路来执行。

在另一种构型方案中规定：该集成半导体电路针对每个数字输入端（也即针对每个接头，该接头针对数字输入信号来被设置或者能够配置为输入接头）具有去抖动设备。因此可以有利地对全部数字输入端去抖动，从而能够灵活地针对不同类型的任务来使用该集成半导体电路。

在另一种构型方案中，该集成半导体电路具有e个多个输入接头和e'个多个集成的去抖动设备，其中e是大于等于二的自然数，其中e'小于等于e（并且至少为一）并且其中集成半导体电路针对e'个多个去抖动设备其中的至少一些具有共同的计数器和/或共同的计时器电路，以便产生n个多个控制信号。在第一变型方案中，计时器电路是振荡器（oszillator）或集成半导体电路的由振荡器所操控的（系统）时钟分频器。在第二变型方案中，该计时器电路是微控制器的所谓的gtm模块。缩写“gtm”在英文中意味着“generictimermodule（通用定时器模块）”。在一种实施方式中，作为gtm模块使用如在专利公开文件wo2011/120823a1中所描述的那样的系统。

借助共同的（并且因此优选中央的）计数器或共同的计时器电路可以有利地减小耗费和成本，因为由此使得用于各个去抖动设备的单独的计数器和计时器电路是不必要的。在此，借助共同的计数器或共同的计时器电路也可能的是，针对集成半导体电路的不同类型的输入接头或输入信号相应地针对n个多个采样值来预先给定不同类型的配置。只要待去抖动的输入接头的数量比较大，就自然地也可以分别针对多个输入接头其中的一部分来设置多个共同的计数器或计时器电路。

在一种构型方案中，集成半导体电路被构造用于，只有当输入信号的数字值应该以实时的方式被确定时，该输入信号或由输入信号所导出的信号的多次时间上的采样和/或借助多数决策对所获得的采样值的评估才执行，这例如能够通过配置位来规定。由此，可以在必要时降低耗费和电功率消耗。

在一种构型方案中，该集成半导体电路被构造用于，连续地循环性地执行输入信号或由输入信号所导出的信号的多次时间上的采样和/或借助多数决策对所获得的采样值的评估。由此，可以在必要时减小去抖动设备的反应时间。

此外，本发明涉及用于运行具有至少一个输入接头的集成半导体电路的方法。在此，给所述至少一个输入接头分配被集成到半导体电路中的去抖动设备，该去抖动设备用于对施加在输入接头上的输入信号去抖动，其中该输入信号借助去抖动设备被去抖动。得出与上文中在集成半导体电路的不同构型方案中已经描述了的优点可比较的优点。

在本方法的一种构型方案中，去抖动设备被配置、尤其是动态地配置。例如，采样的数目n和/或采样的相应的时间间隔可以被配置。例如，在第一次采样和第n次采样之间的时间差也可以被预先给定并且对输入信号的检测的总时长因此被预先给定。同样地，可以配置计数器和/或计时器电路的特性。

在本方法的另一构型方案中，该输入信号或者由该输入信号所导出的信号多次地时间上相继地被采样，以便获得n个多个采样值，其中n是大于二的自然数并且其中所述n个多个采样值借助多数决策器来被评估，以便确定输出信号。

在本方法另一构型方案中，该输入信号或由该输入信号所导出的信号多次地时间上相继地以至少部分不同的时间间隔被采样。

对于本方法的这些构型方案得出与上文中对于集成半导体电路的相应构型方案已经描述了的优点可比较的优点。

附图说明

接下来，参照附图来对本发明的示例性的实施方式进行阐述。在所述附图中：

图1a示出具有输入接头和去抖动设备的集成半导体电路的第一实施方式；

图1b示出具有e个多个输入接头和e个多个去抖动设备的集成半导体电路的第二实施方式；

图2示出具有输入接头、采样器和多数决策器的集成半导体电路的第三实施方式；

图3示出附加地具有在输入接头上的比较器的图2的集成半导体电路的第四实施方式；

图4示出附加地具有配置信息的集成半导体电路的第五实施方式；和

图5示出具有e个多个输入接头、e'个多个采样器、e'个多个多数决策器和一个中央计数器和一个中央计时器电路的集成半导体电路的第六实施方式；

图6示出用于集成半导体电路的输入接头的输入电路的一种实施方式；

图7示出用于运行集成半导体电路的流程图。

在所有图中，针对功能等效的元素和大小（größen）也在不同实施方式中使用相同的附图标记。

具体实施方式

图1a示出具有输入接头12的集成半导体电路10。在此，给输入接头12分配被集成到半导体电路10中的去抖动设备14，该去抖动设备用于对施加在输入接头12上的输入信号16去抖动。去抖动设备14包括输出端18，该去抖动设备在该输出端上输出输出信号20，该输出信号与集成半导体电路10的其他内部电路部件22相连。该集成半导体电路10例如是微处理器、微控制器、数字信号处理器、asic（英文：“applicationspecificintegratedcircuit（专用集成电路）”）、fpga（英文：“fieldprogrammablegatearray（现场可编程门阵列）”）等。

输入信号16例如是数字信号、尤其是二进制数字信号，其必要时与干扰叠加和/或尤其是在表征数字信号的逻辑值改变之后可能具有至少短时间规律或不规律的中断。后者尤其在输入信号16借助机械按键或开关或借助继电器产生的情况下得出。

去抖动设备14特别良好地适合用于，消除或至少缓和这样的干扰或中断，使得输出信号20基本上相应于经去抖动的输入信号16并且因此可以无损坏地借助内部电路部件22进一步被处理。

图1b示出能与图1a相比较的布置（anordnung），然而其中该图1b的集成半导体电路10’具有e个多个输入接头12_1至12_e并相应地具有e个多个去抖动设备14_1至14_e。例如为e=16，然而也可以采纳其他值。当前，该集成半导体电路10针对每个数字输入端（输入接头12_1至12_e）具有“自己的”去抖动设备14。

在图1a和1b中，以及在下文中所描述的图2至6中，该去抖动设备14优选完全地被构造为硬件电路。因此，该去抖动设备14的延迟时间可以被最小化并且针对运行不需要软件。

输入接头12_1,…,12_e不仅可以是固定配置的输入接头而且可以是如下接头，该接头不仅能够被配置为输入端或者也能够被构造为输出端。

图2示出去抖动设备14或具有更多细节的去抖动设备14_1至14_e。该输入接头12与采样器24的输入端连接，该采样器24的输出端与串行存储器26的输入端连接，所述串行存储器26的并行输出端与多数决策器28的并行输入端连接，该多数决策器具有已经描述的输出端18。

在一种实施方式中，该采样器24和/或多数决策器28基本上优选完全地借助电子电路（“硬件”）、也即作为硬件电路来被实施。

该采样器24被构造用于，多次地时间上相继地采样输入信号16或由该输入信号16所导出的信号，以便获得n个多个采样值，其中n是大于二的自然数，其中该集成半导体电路10具有多数决策器28，该多数决策器被构造用于，评估n个多个采样值，以便确定输出信号20。

采样器24的控制输入端（没有附图标记）与计数器30的输出端经由单个控制线路（没有附图标记）连接。相应地，由该计数器30时间上相继地将控制信号24e经由所述控制线路传送给采样器24，由此分别引起采样。此外，计数器30的时钟输入端与计时器电路32的输出端连接。该计时器电路32例如是振荡器或集成半导体电路10的由振荡器所操控的（系统）时钟分频器。

该集成半导体电路10因此具有至少一个计数器30和/或至少一个计时器电路32，所述至少一个计数器30和/或至少一个计时器电路32被构造用于产生n个多个控制信号24e，以便引起借助该采样器24进行的相应数目的n个多个采样，其中该计数器30和/或该计时器电路32优选地被构造用于，至少部分地以不同的时间间隔产生控制信号24e。时间间隔的这种差异尤其具有如下优点：对输入信号16的可能的周期性干扰或周期性中断对于表征该输入信号16的数字值的正确确定而言损害较小。

原则上，图2的采样器24以模拟的方式或者优选以数字的方式被实施。在一种实施方式中，该采样器24被实施为模拟数字转换器。与相应实施方式相应地，该串行存储器26可以被实施为模拟存储器、多位串行移位寄存器26或者实施为单位串行移位寄存器26。当前，该串行移位寄存器26被实施为单位串行移位寄存器26并且具有五个并行输出端，所述五个并行输出端并行地被引向该多数决策器28。相应地，采样值的数目n当前为五。

理解为，尤其是该计数器30、该串行移位寄存器26和该多数决策器28关于相应的计数器配置或相应的输出端或相应的输入端应根据分别所期望的数目n的采样值来被设计。

在集成半导体电路10的其他实施方式中，采样值的数目n为至少三。在此，基本上仅通过对电路装置的必要的耗费和/或通过总的检测时间来限制用于数目n的上限值。用于数目n的大的值可以必要时改善检测的精确性。优选地，但并不强制性地，数目n是奇数的。

在去抖动设备14的一种实施方式中，采样值的数目n为四，其中借助采样器24对输入信号16的采样在0.1ms（毫秒）的周期时长的通过计时器电路32所产生的时钟的第1、7、18和30时钟步进行。例如，由此来表征5ms的“滤波时间（filterzeit）”。所提到的值仅是示例性的并且自然地也可以以强烈地与其偏差的方式来被预先给定。

在图2的去抖动设备14的运行中借助采样器24当前为五次地相继地优选以不同的时间间隔采样输入信号16。在此，采样器24的输出信号24a是二进制数字信号。利用每次采样，相应的输出信号24a被写入到串行移位寄存器26中。在当前相应为五次的采样之后，所属的数字信号施加在多数决策器28的输入端上。

多数决策器28现在确定输出信号20，该输出信号关于输入信号16被去抖动。接下来，在表格中示例性地说明n个采样值的若干组和所属的输出信号20：

00000=>0（所有五个采样值是零，因此该按多数决策的结果是零）；

00010=>0（只有第四个采样值是一，因此该按多数决策的结果是零）；

11111=>1（所有五个采样值是一，因此该按多数决策的结果是一）；

10111=>1；

01010=>0；

00111=>1。

在一种实施方式中，该多数决策器28借助按多数决策来评估n个采样值，这意味着，值“0”和“1”的数目被相互比较，其中分别更高的数目确定输出信号20。这在上面的表中是该情况。

图3示出与图2相似的集成半导体电路10，其中在图3中该集成半导体电路10附加地在输入接头12和采样器24的输入端之间具有比较器34。在比较器34的参考输入端上，接通参考电压36。该比较器34产生输出信号34a，该输出信号因此与由输入信号16所导出的信号相应。

借助比较器34可以特别简单地将输入信号16转换成二进制数字信号。这实现例如通过串行移位寄存器26来实施采样器24的功能。在此，因此取消采样器24，并且比较器34的输出信号34a替代输出信号24a来被输送给串行移位寄存器26的输入端，例如所谓的“d输入端（d-eingang）”。相应地由计数器30操控串行移动寄存器26的时钟输入端。

图4示出与图3类似的集成半导体电路10的一种实施方式。补充性地，该集成半导体电路10包括配置信息38，以便以能够配置的方式来预先给定采样器24和/或多数决策器28和/或计数器30和/或计时器电路32的特性。所述配置信息38借助图4的下方区域中的矩形块用符号来表示。此外，该计数器30具有加载电路31，借助该加载电路可以可选地将计数器30加载到分别预先给定的值。

借助所述配置信息38，该去抖动设备14以能够配置的方式被构造，尤其是以能够动态地（也即在其运行时间期间）配置的方式被构造。这通过在配置信息38和图4的其余元素之间的多个虚线用符号来表明。优选地，但并不强制性地，配置信息38被存储在分别分配给输入接头12的配置寄存器中，参照下面的图6。

由此，尤其可以配置在上文中所描述的值。例如，采样的数目n和所述采样的相应时间间隔可以被配置。例如，也可以预先给定第一和第n次采样之间的时间差并且因此预先给定输入信号16的检测的总时长。同样地，可选地可以配置参考电压36的值。

在图4的实施方式中，该计数器30和/或计时器电路32具有能加载的寄存器，其中存在一种装置，用于根据待产生的控制信号24e的不同的时间间隔来加载所述能加载的寄存器。所述的装置当前因此相应于加载电路31。

借助加载电路31，计数器30的能加载的寄存器可以在运行中被加载（英文：“reload（重新加载）”），由此必要时可以明显减小对电路装置的耗费。该能加载的寄存器优选地相应于计数器30的计数寄存器，由此因此能够分别预先给定用于计数器30的初始计数器读数。

在一种实施方式中，该采样器24由计数器30溢出位或溢出脉冲来操控，其中同时通过加载电路31进行计数器30的并行加载。以这种方式，可以尤其是实现采样的上文中所描述的不同的时间间隔。在一种特别简单的情况下，该加载电路31通过硬接线的二进制数来表征。

图5示出集成半导体电路10的一种实施方式，其中该集成半导体电路10具有e个多个输入接头和e'个多个集成的去抖动设备14，其中e是大于等于二的自然数，其中e'小于等于e，并且其中该集成半导体电路10针对e'个多个去抖动设备14其中的至少一些具有共同的计数器30’和/或共同的计时器电路gtm，以便产生n个多个控制信号24e_1至24e_e’。

该计时器电路gtm例如通过微控制器的所谓的gtm模块来表征。该缩写“gtm”在英文中意味着“generictimermodule（通用定时器模块）”。

在一种实施方式中，以相同的控制信号24来操控所有采样器24_1至24_e’。在另一种实施方式中，至少部分地以不同的控制信号24e来操控所述采样器24_1至24_e'。因此所有输入接头12_1至12_e'可以关于输入信号16_1至16_e'的分别待期望的特性被最佳地去抖动。

根据一种实施方式，集成半导体电路10的所有（“e个多个”）数字输入接头12或输入信号16被去抖动，或者仅少数e’个被去抖动。

图5的集成半导体电路10例如关于图1b的实施方式而言具有对电路装置的经减小的耗费，因为以中央的方式存在计数器30'和计时器电路gtm。

图6示出用于集成半导体电路10的输入接头12的输入接口电路50，其中该输入接口电路50包括具有参考电压36的比较器34。图6的图示仅示出来自总体上更广泛得多的集成半导体电路10的片段。

根据图6的电路以双向的方式来实施，这意味着，其同时示出集成半导体电路10的输入接口电路和输出接口电路60。相应地，该集成半导体电路10的在图6中的右侧被示出的“端口（port）”或“插头（pin）”选择性地具有输入接头12的功能和/或输出接头13的功能。这必要时甚至是同时可能的。

图6此外详细地示出：参考电位52，该参考电位当前是集成半导体电路10的电度量；工作电压电位54，该工作电压电位例如相应于+3.3伏特的直流电压；输出级，该输出级当前借助两个彼此补偿的mos晶体管56和58来实施；与mos晶体管56和58的g接头（“gate（栅）”）连接的输出控制线路62；两个（可选的）在该参考电位52、工作电压电位54和输入接头12或输出接头13之间接通的保护二极管64和66作为esd保护电路。

比较器34的非反相输入端与该输入接头12或输出接头13连接。比较器34的非反相输入端与该参考电压36连接。该比较器34的输出信号例如是能够输送给在图6中未描绘的去抖动设备14的，如其在上面参照图1至5已描述的。

此外，图6的该输入接口电路50包括一种装置，用于存储与相应的输入接头12的去抖动有关的配置信息38。例如这种装置相应于二位寄存器或四位寄存器，所述二位寄存器或四位寄存器必要时相对于常规的配置寄存器附加地在输入接口电路50中存在。

在一种实施方式中，所述配置信息38包括用于配置“滤波时间”的两个位。在此，能预先给定的相应的二进制值例如相应于确定的滤波时间：

00=>1ms（毫秒）

01=>5ms

10=>10ms

11=>20ms。

在一种实施方式中，所述滤波时间表征在各个采样之间的等距的时间间隔。在另一实施方式中，所述滤波时间表征在用于输入信号16的数字值的相应确定的第一次采样和最后一次采样之间的时间段。

图7示出用于运行具有至少一个输入接头12的集成半导体电路10的方法的流程图，其中给所述至少一个输入接头12分配被集成到半导体电路10中的去抖动设备14，该去抖动设备用于对施加在输入接头12上的输入信号16去抖动，并且其中该输入信号16借助去抖动设备14来被去抖动。在图7中所示的程序在起始块100中开始。

在接下来的块102中，该去抖动设备14被配置，尤其是动态地被配置。这已经在上文中在图4中详细地被阐述了。

在接下来的块104中，该输入信号16或由输入信号16所导出的信号34a多次地时间上相继地被采样，以便获得n个多个采样值，其中所述n个多个采样值借助多数决策器28来被评估，以便确定（相应的）输出信号20。

优选地，在块104中，该输入信号16或由该输入信号16所导出的信号34a多次地时间上相继地以至少部分不同的时间间隔被采样。

在块106中，该输出信号20被传送给集成半导体电路10的内部电路部件22，其中该输出信号20关于输入信号16而言因此被去抖动。

在本方法一种实施方式中，在内部电路部件22例如需要或要求输入信号16的经更新的数字值的情况下，n个多个采样的序列于是被执行。在另一实施方式中，所述n个多个采样的序列连续地循环性地被重复，使得该输出信号20以比较小的延迟时间持续地实时地存在。

理解为，在图6中示出的方法可以针对任意数量的输入接头12来被执行。对此，尤其参照以上图1a至5。