用于超导集成电路的时钟分配网络的制作方法

在诸如数字处理器的电子设备中的基于半导体的集成电路包括基于互补金属氧化物半导体(cmos)技术的数字电路。然而，cmos技术在器件尺寸方面正在达到其极限。此外，基于cmos技术的数字电路在高时钟速度下的功率消耗已经越来越成为高性能数字电路和系统中的限制因素。

作为示例，数据中心中的服务器越来越多地消耗大量功率。功率的消耗部分是由于即使在cmos电路非活动的情况下的能量耗散所引起的功率损耗。这是因为，即使在这种电路不活动并且不消耗任何动态功率的情况下，由于需要保持cmos晶体管的状态，它们仍然消耗功率。另外，因为cmos电路使用dc电压供电，所以即使在cmos电路不活动的情况下也存在一定量的电流泄漏。因此，即使这种电路没有处理信息，也会浪费一定量的功率，这不仅因为需要保持cmos晶体管的状态而且还因为电流泄漏。

使用基于cmos技术的处理器和相关组件的备选方法，是使用超导集成电路。超导集成电路中的时钟分配要求不同的方法。

技术实现要素：

在一个示例中，本公开涉及一种用于在超导集成电路中分配时钟信号的时钟分配网络。时钟分配网络可以包括具有多个第一单位单元的第一时钟结构，其中多个第一单位单元中的每个单位单元可以包括至少一个脊和至少一个柱。第一时钟结构还可以包括被连接到至少一个柱的至少一个脊，其中至少一个柱还可以被电感耦合到至少一个第一超导元件。时钟信号可以具有波长。多个第一单位单元中的每个单位单元可以沿着第一时钟结构彼此间隔开一个距离，其中该距离可以小于波长的十分之一。

在另一方面，本发明涉及一种用于在超导集成电路中分配时钟信号的时钟分配网络。时钟分配网络可以包括：第一时钟结构，被配置为提供同相时钟信号；以及第二时钟结构，被配置为提供正交相位时钟信号。第一时钟结构可以具有多个第一单位单元，其中多个第一单位单元中的每个单位单元可以包括至少一个脊和多个柱。第一时钟结构还可以包括被连接到多个柱的至少一个脊，其中多个柱中的每个柱还可以被电感耦合到至少一个第一超导元件。时钟信号可以具有波长。多个第一单位单元中的每个单位单元可以沿着第一时钟结构彼此间隔开第一距离，其中第一距离可以小于波长的十分之一。第二时钟结构可以具有多个第二单位单元，其中多个第二单位单元中的每个单位单元可以包括至少一个脊和多个柱。第二时钟结构还可以包括被连接到多个柱的至少一个脊，其中多个柱中的每个柱还可以被电感耦合到至少一个第二超导元件。多个第二单位单元中的每个单位单元可以沿着第二时钟结构彼此间隔开第二距离，其中第二距离可以小于波长的十分之一。

在另一方面，本公开涉及一种用于在超导集成电路中分配时钟信号的时钟分配网络。时钟分配网络可以包括：第一时钟结构和第二时钟结构，第一时钟结构被配置为提供同相时钟信号；第二时钟结构被配置为提供正交相位时钟信号。第一时钟结构可以具有多个第一单位单元，其中多个第一单位单元中的每个单位单元可以包括至少一个脊和多个柱。第一时钟结构还可以包括被连接到多个柱的至少一个脊，其中多个柱中的每个柱还可以被电感耦合到至少一个第一超导元件。第一时钟结构可以被配置为处于时钟信号的频率的第一谐振结构，其具有沿着至少一个脊的基本上为零的电流。第二时钟结构可以具有多个第二单位单元，其中多个第二单位单元中的每个单位单元可以包括至少一个脊和多个柱。第二时钟结构还可以包括被连接到多个柱的至少一个脊，其中多个柱中的每个柱还可以被电感耦合到至少一个第二超导元件。第二时钟结构可以被配置为处于时钟信号的频率的第二谐振结构，其具有沿着至少一个脊的基本上为零的电流。

提供本发明内容是为了以简化的形式介绍一系列概念，这些概念将在下面的具体实施方式中进一步描述。本发明内容不旨在标识所要求保护的技术方案的关键特征或必要特征，也不旨在用于限制所要求保护的技术方案的范围。

附图说明

本公开内容通过示例的方式说明，并且不由附图所限制，在附图中相同的附图标记表示相同的元件。附图中的元件为了简单和清楚的目的被图示，并且不一定按比例绘制。

图1示出了根据一个示例的超材料传输线(mtl)的一部分；

图2示出了用于mtl的示例性单位单元和该单位单元的示例电气示意图；

图3示出了使用多个金属层和电介质形成的单位单元的示例；

图4示出了根据一个示例的单位单元的实施方式；

图5示出了根据一个示例的沿着mtl的柱形成的驻波；和

图6示出了用于使用mtl提供时钟信号的时钟线的示例谐振时钟网络(rcn)的布局。

具体实施方式

本公开中描述的示例涉及超导集成电路。某些示例还涉及在这种超导集成电路中分配时钟信号。某些示例还涉及基于互惠量子逻辑(reciprocalquantumlogic，rql)的超导集成电路。这种基于rql的集成电路可以包括能够充当低功率超导体逻辑电路的rql电路。与cmos晶体管不同，rql电路是使用基于约瑟夫森结的器件的超导体电路。示例性约瑟夫森结可以包括经由阻碍电流的区域耦合的两个超导体。该阻碍电流的区域可以是超导体本身、金属区域或薄的绝缘势垒的物理变窄。作为示例，超导体-绝缘体-超导体(sis)类型的约瑟夫森结可以被实现为rql电路的一部分。作为示例，超导体是在没有电场的情况下能够承载直流电流(dc)的材料。这种材料在临界温度(tc)以下具有零电阻。示例超导体铌具有9.3开尔文的临界温度(tc)。在低于tc的温度下，铌是超导的；然而，在高于tc的温度下，它表现为具有电阻的普通金属。因此，在sis类型的约瑟夫森结中，超导体可以是铌超导体，并且绝缘体可以是al2o3势垒。在sis类型的结中，当波函数隧道穿过势垒时，两个超导体中时间上的变化相位差在两个超导体之间创建电位差。在rql电路中，在一个示例中，sis类型的结可以是超导环的一部分。当两个超导体之间的电位差相对于一个相变周期的时间被积分时，通过环路的磁通量会变化单个量子磁通量的整数倍。与单个量子磁通量相关联的电压脉冲被称为单通量量子(single-flux-quantum，sfq)脉冲。作为示例，过阻尼的约瑟夫森结可以创建单独的单通量量子(sfq)脉冲。在rql电路中，每个约瑟夫森结可以是一个或多个超导环的一部分。跨结的相位差可以通过被施加到环路的磁通量来调制。

根据需要，可以通过由电感器或其他组件耦合多个约瑟夫森结来形成包括传输线的各种rql电路。sfq脉冲可以在至少一个时钟的控制下通过这些传输线来行进。sfq脉冲可以是正的或负的。作为示例，当正弦偏置电流被供应给结时，那么正脉冲和负脉冲两者都可以在相反的时钟相位期间在传输线上向右行进。由于不存在偏置电阻器，rql电路可以有利地具有零静态功率消耗。此外，rql电路可以使用交流(ac)电源供电，从而消除接地返回电流。ac电源还可以为rql电路充当稳定的时钟参考信号。在一个示例中，可以使用一对正的和负的(互惠的)sfq脉冲来编码数字数据。作为示例，逻辑1位可以被编码为在正弦时钟的正相位和负相位中生成的互惠对sfq脉冲。逻辑0位可以通过在时钟周期期间不存在正/负脉冲对来编码。正sfq脉冲可以在时钟的正部分期间到达，而负脉冲可以在时钟的负部分期间到达。

示例性rql电路的构建块可包括各种类型的逻辑门。示例性逻辑门包括and门、or门、逻辑a且非b(aanb)门、以及逻辑and/or门。aanb门可以具有两个输入和一个输出(q)。当输出约瑟夫森传输线(jtl)上能够存在有利的时钟条件时，输入脉冲a可以被传播到输出q，除非输入脉冲b相对于输入脉冲a或输出jtl上的有利时钟条件而先到达。在一些实例中，如果输入脉冲b在输入脉冲a之后、但在输出jtl处的有利时钟条件之前到达，则输入脉冲a可能看起来通过aanb门传播、但是可以在有利的时钟条件允许其传播之前被抑制。and/or门可以具有两个输入和两个输出(q1和q2)。第一输入脉冲、输入脉冲a或输入脉冲b前进到输出q1，并且第二输入脉冲前进到输出q2。这些门的逻辑行为基于前面提到的互惠数据编码。例如，正脉冲改变电感环路的内部通量状态，但是尾部负脉冲在每个时钟周期擦除内部状态，这反过来产生了组合逻辑行为。

在一个示例中，到rql电路的时钟和功率由谐波射频信号提供，该谐波射频信号可以具有在100mhz至100ghz之间的范围内的频率。谐振时钟网络(rcn)可以被用于分配时钟信号，该时钟信号向rql电路提供功率和时钟两者。时钟网络可以将时钟信号传递到被分布在整个超导集成电路中的若干分接头。在每个分接头处传递的时钟信号需要在幅度上基本相等，并且指的是具有高精度的共同相位。通过使用超材料传输线(mtl)作为时钟结构，这种rcn可以有利地使用更低功率。可以使用一连串相同的单位单元形成示例性mtl。每个单位单元可以是无源微波电路，其具有一个或两个感应柱，感应柱沿着脊形成时钟线。每个柱可以使用大约λ/4长的短路传输线(例如，微芯片)形成，并且提供并联电感。时钟结构的脊可以提供并联电容和串联电感，如图2所示。时钟结构(例如，mtl)可以支持有限频率下的零阶谐振(zor)，该零阶谐振的波长沿着脊的方向可以是无限的、但是沿着柱的方向是有限的。时钟结构可以被设计为以rql时钟频率谐振，例如以rql电路需要同步的时钟频率谐振。有利地，每个柱可以承载具有几乎相同的幅度和相位的射频电流。由于脊被配置为基本上不承载电流，所以所有的欧姆损耗可以仅局限于柱。这可以有利地提供具有高达90％功率效率的rcn。此外，因为zor不提供沿着脊的幅度和相位变化，所以rcn可以有利地按比例放大到覆盖超导集成电路的整个芯片区域的足够大数目的柱。

时钟信号可以是正弦时钟，其可以向超导逻辑电路提供ac功率。两个这种时钟可以提供四相时钟。在一个示例中，交叉线变压器(未示出)可以被用于从两个时钟信号产生四相时钟。例如，通过以缠绕或反绕方式将时钟线耦合到相应超导电路的门中的约瑟夫森结，可以得到四个时钟相位。四个时钟相位可以为单通量量子(sfq)脉冲提供方向性。因此，作为示例，关于四相时钟，正脉冲可以骑在时钟的前沿从一个相位到下一个相位并且在一个周期的延迟之后到达输出，并且随后是具有半个周期的分离的负脉冲。

可以通过经由rf偏置变压器将时钟线中的电流耦合到rql电路，来完成对芯片中的各种rql电路组件的时钟分配。为了确保功率跨整个芯片的均匀的幅度和相位分配，可以使用谐振时钟网络(rcn)。rcn可以采用驻波谐振特性来减少时钟延迟。由于rcn中的所有交变电流都是由驻波引起的，因此从芯片的一个部分到芯片的另一部分可能没有任何相位变化。某些rcn可以包括若干短时钟线，该短时钟线被电感耦合到中央脊。由于耦合系数很小，这种方法要求中央脊中的高电流，这反过来导致过高的功率消耗。因此，这种方法并不节能。此外，具有rql电路的芯片可以在临界温度(tc)的一半的温度下操作。这可能导致超导体中的一些电流载流子是普通电子，而不是库珀对(cooperpair)。这可能导致超导体在rcn的谐振频率下是有损耗的。为了改善rcn的效率，rcn中消耗的功率需要减少。这可以通过减少rcn中的电流量来实现。代替将时钟线电感耦合到谐振器脊的一种方法是可以将时钟线流电耦合到谐振器脊。结果，沿着谐振器脊的电流可以基本上为零，并且可以有利地减少芯片的功率消耗。此外，时钟线可以比传统的时钟线长两到三倍。这也可以允许更长的脊长度。

图1示出了根据一个示例的mtl100的一部分。mtl100可以包括沿着脊114形成的单位单元，诸如单位单元112。mtl100可以通过使用任何超导体(例如，铌)、任何普通金属(例如，铜或铝)、或这些金属的任何组合来形成。每个单位单元112可以包括形成时钟线的柱116和118。每个柱可以使用过孔(诸如过孔120)在相应端部处被接地到接地平面。每个单位单元112可以具有d的脊长度。在一个示例中，每个单位单元可以由分流集总元件电容器的一个或两个电感性柱形成。

图2示出了示例性单位单元220和单位单元220的示例性电气示意图230。单位单元220可以使用脊224的一部分(具有长度d)以及柱226和228来形成。脊宽度可以是w2。每个柱可以具有长度l和宽度wl。如对应的电气示意图230所示，沿着脊的每个单位单元220可以由串联电感lse和串联电阻rse表示。电气示意图230还示出了并联电感lsh、并联电阻rsh和并联电容csh。因此，在该示例中，每个单位单元220可以由被流电连接到平行板电容器(例如，脊部分可以充当该平行板电容器)的一个或两个电感性柱形成。每个柱均可以由长达λ/4的短路传输线形成，其中λ是时钟信号的波长。在该示例中，可以通过流电连接电容器来形成脊。根据需要，可以串联连接任意数目的单位单元以形成传输线。由具有两个柱(例如，时钟线)的单位单元形成的结构中的电磁场关于与脊中线重合的平面对称，这呈现磁壁边界条件。当零阶谐振(zor)以频率呈现时，mtl可以类似于准静态谐振器，该准静态谐振器具有由n个单位单元长的脊形成的电容c＝ncsh以及由分流脊电容器的n个电感性柱形成的电感l＝lsh/n。在一个示例中，电感性柱的输入阻抗(zin)可以表示为zin＝z0cltanh(γcll)，其中γcl＝αcl+iβcl是柱(例如，时钟线)的复数传播常数，l是柱(时钟线)长度，并且是柱(时钟线)的特性阻抗。此外，μ0是真空磁导率，ε0是真空介电常数，εr是相对介电常数，s是时钟线电介质厚度，w是时钟线宽，zeff＝reff+ixeff是超导薄膜的有效表面阻抗，并且ω是时钟信号的角频率。形成电感性柱的超导传输线的传播常数可以近似为其中tanδ是电介质损耗角正切。厚度t的超导薄膜的有效表面电阻和电抗分别由和给出，其中rs是超导体固有表面电阻，并且λ是伦敦穿透深度(londonpenetrationdepth)。假设γcll＜＜1，则zin可以近似为zin≈z0clγcll。每单位单元的输入阻抗(zin)的实部和虚部可以将单位单元220的并联电阻(rsh)和并联电感(lsh)指定为rsh＝re[zin]/2和lsh＝(im[zin]/μ0ω)/2，其中因数2可以解释脊周围的单位单元220的对称性。将来自先前等式的值代入每单位单元的输入阻抗(zin)并忽略介电损耗，单位单元220的并联电阻(rsh)和并联电感(lsh)可以近似为rsh≈2reffl/w和在该示例中，单位单元220的并联电容(csh)可以表示为其中w是脊宽度，并且s是脊的电介质厚度。在一个示例中，脊的电介质厚度可以与柱(时钟线)的厚度不同。串联电感(lse)可以近似为

在一个示例中，具有单位单元220的mtl可以有利地在能量效率方面非常高效。mtl中的零阶谐振的品质因数(q)可以与脊电阻无关，因为脊基本上承载零电流。该q因数可以被表示为其中将先前获得的单位单元220的并联电阻(rsh)和并联电感(lsh)的值插入，q因数可以表示为因此，在该示例中，整个欧姆损耗可能仅仅是由于单位单元220的柱中的电流。总之，这表明使用单位单元220形成的mtl可以有利地非常节能。即使在包括介电损耗的情况下，零阶谐振mtl的q因数也可以是

示例性的mtl可以包括56个1mm长的单位单元(例如，单位单元220)。每个这样的单位单元可以具有平行板电容器部分(例如，脊部分)，其被两个1.8mm长的介电常数为4.2的20μm厚的电介质柱分流。当然，mtl可能针对各种单位单元具有不同尺寸的其他长度。另一示例可以包括d＝11.5um、l＝2.0mm、w1＝.75um、w2＝3um、s＝200nm和s＝200nm的单位单元。根据需要，单位单元可以重复100次或更多次以填充所需区域。在这种情况下，脊的电容可以被认为是可忽略的，并且零阶谐振可以是纯四分之一波谐振。在这种情况下，零阶谐振频率可以是大约11ghz，其中没有较低频率模式，并且较高阶模式以大约1ghz的间隔发生。

图3示出了使用多个金属层和电介质而形成的单位单元的示例。单位单元300可以具有脊304和至少一个柱302。横截面图306示出了脊314和柱308形成在一个金属层(例如，m1)中。脊314和柱308可以使用任何超导体金属(例如，铌)或普通金属(例如，铜或铝)形成。通过使用过孔310将每个柱的远端连接到接地平面312(形成在另一个金属层中、例如m0中)，来将柱308中的每个柱及其对应柱接地。各种金属层和过孔使用电介质314彼此绝缘。可以使用高k和低k电介质。作为示例，二氧化硅、氮化硅、空气间隙或其他类型的绝缘体可以被用作电介质。横截面图320示出了用于单位单元的不同结构的横截面。在该示例中，脊324可以位于与柱322不同的金属层(例如，m1)，柱322可以形成在另一金属层(例如，m2)中。脊324可以使用过孔326连接到柱(例如，柱322)。通过使用过孔328将柱连接到接地平面330(形成在另一金属层中、例如m0中)，来将柱322及其对应柱接地。各种金属层和过孔使用电介质332彼此绝缘。可以使用高k和低k电介质。这些示例示出由脊形成的平行板电容器所提供的并联电容。备选地，在这些示例中，为了最小化脊宽度(w)，可以通过被流电连接到脊的开路柱(长达λ/4)来提供并联电容，其中输入阻抗zinc＝z0ccoth(γclc)，其中z0c是由给出的柱特性阻抗，γc是由给出的柱的复传播常数，并且lc是柱长度。在一个示例中，为了给rf偏置晶体管提供尽可能多的空间，电容性柱可以从时钟线偏移。在这些示例中，可以使用多个金属层来保留空间并最小化脊宽度(w)。而且，使用高k电介质可以有助于减小脊宽度(w)。虽然图3示出了某些层中形成组成mtl的单位单元的组件的特定布置，但是可以使用不同的布置和不同的层。

图4示出了单位单元(例如，单位单元112)的另一实施方式的横截面图400。横截面图400示出了柱(例如，柱412和414)形成在两个金属层(例如，m1和m2)中。横截面图400还示出了脊408形成在另一金属层(例如，m2)中。通过使用过孔418和420将柱连接到接地平面410(形成在另一金属层、例如m0中)，将柱412中的每个柱及其对应柱接地。使用电介质402将各种金属层和过孔彼此绝缘。可以使用高k和低k电介质。与此同时，在该示例中，沿着每个黑色箭头(图4中示出)的路径形成缩短的λ/4谐振器，其中在脊408附近的过孔404形成到接地平面410的短路。其中的两个λ/4谐振器可以形成λ/2谐振器。在该示例中，电压波腹位于脊408与接地平面410之间，而脊408提供了“公共电压轨”。

图5示出了根据一个示例的沿着mtl的柱形成的驻波。相对于mtl示出了电压波，该mtl包括脊500和脊每侧上的柱(例如，504、506、508、510、512和514)。每个柱被示出为在末端接地。可以沿着柱形成驻波电压540、542和544。驻波电压可以在每个柱中产生电流，该柱转而可以被耦合到rql或其他类型的超导电路以向这些电路提供时钟/功率。因为柱被关联到相同的源并且因为它们是超材料，所以在一个示例中，每个柱中的电流的相位可以基本上相同。然而，长脊500中的电流可以基本上为零。相对于mtl示出了电流波形，该mtl包括脊550和脊的每侧上的柱(例如，516、518、520、522、524和526)。每个柱被示出为在端部接地。可以沿着柱形成驻流波形552、554和556。

为了创建能够跨整个rql芯片分配rf时钟和功率的谐振时钟网络(rcn)，多个mtl可能需要在幅度和相位两者上同步。作为示例，两个mtl可以与连接其脊的半λ(λ/2)长的传输线同步。备选地，可以利用连接时钟线并移除短路的半λ(λ/2)长的传输线来实现同步。如前面所讨论的，rql兼容芯片可能要求两个正交的时钟信号，也称为同相(i)时钟信号和正交(q)时钟信号。图6示出了用于使用电压耦合mtl来提供i/q时钟信号的时钟线的示例rcn600的布局。该示例布局示出了用于提供形成在一个金属层(例如，m1)或多个金属层中的同相(i)时钟的两个mtl602、以及用于提供形成在相同金属层(例如，m1)或相同多个金属层中的正交(q)时钟的两个mtl610。rcn600还可以包括形成在另一金属层(例如，m0)中的接地平面612。mtl602和610形成时钟线的柱可以使用诸如过孔606的过孔而被连接到接地平面612。每个mtl的柱可以沿着mtl时钟结构的方向彼此分开距离d。在一个示例中，距离d可以小于λ的十分之一，其中λ是与要经由rcn600分配的时钟信号相对应的波长。此外，如图6所示，两个mtl可以与连接其脊的传输线630(具有长度t)同步。在一个示例中，传输线630可以是半λ(λ/2)长的传输线。由于布局的左边缘和右边缘附近的半脊结构，基于mtl602和610的rcn600能够覆盖整个芯片区域。此外，该示例布局与在mtl602与610之间蜿蜒的dc偏置线620相兼容。作为示例实施方式的一部分，具有10μm长的单位单元的1.3mm长的时钟线可以在每2cm长的双脊上产生4000个时钟线。覆盖2x2cm芯片的七对这样的i/q脊可以聚集到每芯片28000个时钟线。因此，假设每个时钟线有300个约瑟夫森结，每个芯片产生大约800万个约瑟夫森结。虽然图6示出了在某些层中为形成rcn600的组件的特定布置，但是可以使用不同的布置和不同的层。此外，虽然未示出，但是可以在另一层中形成将时钟信号耦合到rql逻辑的rf偏置变压器。

如果时钟线长度是时钟信号的波长的显著部分，则电流幅度可能在脊附近下垂。为了补偿这一点，可能需要沿着线的长度改变偏置变压器耦合来补偿幅度的下垂。另一方面，这可以允许更大的不间断的偏置变压器场，其可以有利地促进逻辑设计。

示例rcn(例如，图6的rcn600)的功率效率可以被计算为其中prcn是在时钟分配系统中由于超导体和电介质的能量损耗而导致的功率消耗，并且prql是由逻辑电路所消耗的功率。由于它们的比率与芯片上的时钟线总数目无关，因此逻辑电路由于单个时钟线而消耗的功率可以是prql＝njicφ0f/3，其中φ0是通量量子，nj是每个时钟线的约瑟夫森结的数目，ic是结超临界电流，并且f是等于zor谐振频率的时钟频率。在一个示例中，忽略介电损耗，时钟分配中消耗的功率prcn可以是其中i0是时钟线电流幅度。插入先前导出的并联电阻(rsh)的等式，考虑到脊基本上不承载电流并假设i0＝1.3φ0/mb，得到其中mb是时钟线与rf偏压变压器之间的互感。在一个示例rcn中，具有不同参数的值如下：l＝1.3mm、nj＝300、ic＝50μa、mb＝2phn、f＝10ghz、w＝2μm并且reff＝10μω，该示例rcn的功率效率(ηrcn)可以是大约90％。因此，谐振时钟网络600的使用可以有利地减少由于超导集成电路中的时钟分配所引起的功率消耗。

总之，在一个示例中，描述了一种包括时钟分配网络的设备。时钟分配网络可以包括具有多个第一单位单元的第一时钟结构，其中多个第一单位单元中的每个单位单元可以包括至少一个脊和至少一个柱。第一时钟结构还可以包括被连接到至少一个柱的至少一个脊，其中至少一个柱还可以被电感耦合到至少一个第一超导元件。时钟信号可以具有波长。多个第一单位单元中的每个单位单元可以沿着第一时钟结构彼此间隔开一个距离，其中该距离可以小于波长的十分之一。时钟分配网络还可以包括接地平面。柱中的每个柱可以包括沿着第一方向延伸的第一柱部分和沿着第二方向延伸的第二柱部分，其中第一方向与第二方向相反。第一柱部分包括第一远端并且第二柱部分包括第二远端，并且第一远端和第二远端中的每一个均被耦合到接地平面。时钟结构可以是谐振时钟结构。时钟分配网络还可以包括第二时钟结构，并且其中第一时钟结构被配置为提供同相时钟信号且第二时钟结构被配置为提供正交相位时钟信号。第二时钟结构可以包括多个第二单位单元，其中多个第二单位单元中的每个单位单元包括至少一个脊和至少一个柱，该至少一个脊被连接到该至少一个柱，该至少一个柱还被电感耦合到至少一个第二超导元件。

在另一示例中，提供了一种用于在超导集成电路中分配时钟信号的时钟分配网络。时钟分配网络可以包括：第一时钟结构，被配置为提供同相时钟信号；以及第二时钟结构，被配置为提供正交相位时钟信号。第一时钟结构可以具有多个第一单位单元，其中多个第一单位单元中的每个单位单元可以包括至少一个脊和多个柱。第一时钟结构还可以包括被连接到多个柱的至少一个脊，其中多个柱中的每个柱还可以被电感耦合到至少一个第一超导元件。时钟信号可以具有波长。多个第一单位单元中的每个单位单元可以沿着第一时钟结构彼此间隔开第一距离，其中第一距离可以小于波长的十分之一。第二时钟结构可以具有多个第二单位单元，其中多个第二单位单元中的每个单位单元可以包括至少一个脊和多个柱。第二时钟结构还可以包括被连接到多个柱的至少一个脊，其中多个柱中的每个柱还可以被电感耦合到至少一个第二超导元件。多个第二单位单元中的每个单位单元可以沿着第二时钟结构彼此间隔开第二距离，其中第二距离可以小于波长的十分之一。时钟分配网络可以包括：第一变压器，用于将至少一个第一超导元件电感耦合到第一时钟结构；以及第二变压器，用于将至少第二超导元件电感耦合到第二时钟结构。时钟分配网络可以包括接地平面。多个柱中的每个柱可以包括沿着第一方向延伸的第一柱和沿着第二方向延伸的第二柱，其中第一方向与第二方向相反。第一柱可以包括第一远端并且第二柱可以包括第二远端，并且第一远端和第二远端中的每一个均被耦合到接地平面。第一时钟结构和第二时钟结构可以是谐振结构的一部分。

在又一示例中，提供了一种用于在超导集成电路中分配时钟信号的时钟分配网络。时钟分配网络可以包括：第一时钟结构，被配置为提供同相时钟信号；以及第二时钟结构，被配置为提供正交相位时钟信号。第一时钟结构可以具有多个第一单位单元，其中多个第一单位单元中的每个单位单元可以包括至少一个脊和多个柱。第一时钟结构还可以包括被连接到多个柱的至少一个脊，其中多个柱中的每个柱还可以被电感耦合到至少一个第一超导元件。第一时钟结构可以被配置为处于时钟信号的频率的第一谐振结构，其具有沿着至少一个脊的基本上为零的电流。第二时钟结构可以具有多个第二单位单元，其中多个第二单位单元中的每个单位单元可以包括至少一个脊和多个柱。第二时钟结构还可以包括被连接到多个柱的至少一个脊，其中多个柱中的每个柱还可以被电感耦合到至少一个第二超导元件。第二时钟结构可以被配置为处于时钟信号的频率的第二谐振结构，其具有沿着至少一个脊的基本上为零的电流。时钟分配网络可以包括：第一变压器，用于将至少一个第一超导元件电感耦合到第一时钟结构；以及第二变压器，用于将至少第二超导元件电感耦合到第二时钟结构。时钟分配网络可以包括接地平面。多个柱中的每个柱可以包括沿着第一方向延伸的第一柱和沿着第二方向延伸的第二柱，其中第一方向与第二方向相反。第一柱可以包括第一远端并且第二柱可以包括第二远端，并且第一远端和第二远端中的每一个均被耦合到接地平面。时钟信号可以具有波长；多个第一单位单元中的每个单位单元沿着第一时钟结构彼此间隔开第一距离，并且其中第一距离小于波长的十分之一，并且其中多个第二单位单元中的每个单位单元沿着第二时钟结构彼此间隔开第二距离，并且其中第二距离小于波长的十分之一。

应当理解的是，此处所描述的模块和组件仅仅是示例性的。备选地或附加地，本文描述的功能可以至少部分地与一个或多个硬件逻辑组件集成。例如但不限于，可以使用的说明性类型的硬件逻辑组件包括：现场可编程门阵列(fpga)、专用集成电路(asic)、专用标准产品(assp)、片上芯片系统(soc)、复杂可编程逻辑器件(cpld)等。在抽象但仍然明确的意义上，实现相同功能的任何组件布置被有效地“关联”，以使得实现期望的功能。因此，在这里组合以实现特定功能的任何两个组件可以被视为彼此“相关联”，以使得实现期望的功能而不论架构或中间组件如何。同样地，如此关联的任何两个组件也可以被视为彼此“可操作地连接”或“耦合”以实现期望的功能。

与本公开中描述的示例相关联的功能还可以包括存储在非暂时性介质中的指令。这里使用的术语“非暂时性介质”是指存储使诸如超导集成电路的机器以特定方式操作的数据和/或指令的任何介质。示例性非暂时性介质包括非易失性介质和/或易失性介质。非易失性介质包括例如硬盘、固态驱动器、磁盘或磁带、光盘或光带、闪存、eprom、nvram、pram、或其他此类介质、或此类介质的网络版本。易失性介质例如包括诸如dram、sram、高速缓存或其他此类介质的动态存储器。非暂时性介质不同于传输介质，但可以与传输介质结合使用。传输介质用于向机器传送数据和/或指令、或从机器传送数据和/或指令。示例性传输介质包括同轴电缆、光纤电缆、铜线、和诸如无线电波的无线介质。

此外，本领域技术人员将认识到，上述操作的功能之间的界限仅仅是说明性的。多个操作的功能可以被组合成单个操作，和/或单个操作的功能可以被分配在附加的操作中。此外，备选实施例可以包括特定操作的多个实例，并且可以在各种其他实施例中改变操作的顺序。

尽管本公开提供了具体示例，但是在不脱离如下面的权利要求中阐述的本公开的范围的情况下，可以进行各种修改和改变。因此，说明书和附图应被视为说明性而非限制性意义，并且所有这些修改旨在被包括在本公开的范围内。本文关于特定示例所描述的任何益处、优点或问题的解决方案不旨在被解释为任何权利要求或所有权利要求的关键、必需或必要的特征或元素。

此外，如本文所使用的术语“一”或“一个”被定义为一个或多于一个。此外，在权利要求中使用诸如“至少一个”和“一个或多个”的介绍性短语不应被解释为：暗示由不定冠词“一”或“一个”引入的另一个权利要求元素将包含这种引入的权利要求元素的任何特定权利要求限制为仅包含一个这样的元素的发明，即使在相同的权利要求包括引言短语“一个或多个”或“至少一个”以及诸如“一个”或“一个”的不定冠词的情况下。使用定冠词也是如此。

除非另有说明，否则诸如“第一”和“第二”的术语被用于任意区分这些术语描述的元素。因此，这些术语不一定旨在表示这些元素的时间或其他优先次序。