基于时域阻抗的电容选择方法与流程

本发明属于电子元件技术领域，特别涉及一种电容的选择方法，可用于高速电源分配网络PDN的电压噪声抑制。

背景技术：

随着数字IC的集成度越来越高，时钟频率不断攀升至数GHz，工作电压降低至1V以下，瞬态电流却飙升至几十甚至上百安培每纳秒。为了将电压噪声降低至噪声容限之内，PDN设计愈来愈具有挑战性。传统的基于频域目标阻抗法是指将感兴趣的频率范围之内的阻抗降低至目标阻抗之内，但在频域设计PDN时由于没能考虑瞬态效应，则会出现过设计问题；近期一些研究结果中对比了在时域频域设计PDN的优劣，并建议应从时域角度进行PDN设计。

有些研究者已经提出了一些在时域进行PDN设计的技术，其包括以下几种：

1.基于功率传输的PDN设计技术。这种技术基于功率传输延迟和表征实际电容器时域特性的实常数ΔV来保证功率连续传输，其中实常数ΔV是从电容器瞬间短路获得的，但由于去耦电容的相互作用，使实常数的获得方法并不准确。

2.基于时域瞬态阻抗的PDN设计技术。这种技术基于已知的芯片电流，通过选取使这种电流对应的时域阻抗最小的电容器，来完成PDN设计，但该方法只针对一种电流工作情况，不适用于实际数字芯片有多种工作电流的情况。

技术实现要素：

本发明的目的在于提供一种基于时域阻抗的电容选择方法，以提高对工作于多种电流情况的数字芯片的电压噪声抑制效果。

本发明的技术思路是：基于带有上升时间的阶跃电流定义电容器的时域阻抗，当时域阻抗小于目标阻抗时，直接保证电压波动在噪声容限之内，电容器的时域阻抗随着电流激励上升时间的变化而变化，针对不同上升时间的所有电流激励情况，选择使各电流情况对应时域阻抗小于目标阻抗的电容器，从而保证电压噪声在噪声容限之内，得到直观高效适用于实际数字IC工作于多种电流情况的电容选择方法，其实现方案包括如下：

(1)计算PDN数字芯片的目标阻抗Z_t；

(2)定义电路元件的时域阻抗Z为：在带有上升沿的阶跃电流的作用下，理想的电阻R或电感L或电容C两端的电压变化量与激励电流变化量的比值；

(3)确定电压调节模组的有效去耦上升时间：

将电压调节模组建模为理想电阻R₁和理想电感L₁的串联，根据电路元件的时域阻抗定义，确定电压调节模组的有效去耦上升时间为使电压调节模组的等效电感L₁的时域阻抗Z₁小于目标阻抗Z_t的上升时间范围，电压调节模组的有效去耦上升时间t_r为：t_r≥L₁/Z_t，并取t_r＝L₁/Z_t为电压调节模组的最小有效去耦上升时间t_v；

(4)确定备选电容库中n个相同电容器并联的最大有效去耦上升时间和最小有效去耦上升时间：

将实际电容器建模为理想电阻R₂、理想电感L₂和理想电容C₂的串联，计算n个相同电容器并联的时域阻抗Z₂为：

设电容器时域阻抗Z₂小于等于目标阻抗Z_t，计算n个相同电容器并联的最小有效去耦上升t_r1和最大有效去耦上升时间t_r2：

其中C₂²(n Z_t-R₂)²-2C₂L₂≥0，n为大于0的整数；

(5)根据步骤(3)和步骤(4)的结果选择电容：

5a)判断电压调节模组的有效去耦上升时间t_v是否小于芯片电流的最小上升时间t_r0，若是，则终止选择电容，转至5d)；否则，选择大于且最接近电压调节模组最小有效去耦上升时间t_v的最大有效上升时间的电容器，并由式<1>式算得该所选电容器的最小有效去耦上升时间，执行5b)；

5b)判断所选电容器的最小有效去去耦时间是否小于芯片电流的最小上升时间t_r0，若是，则终止选择电容，转至5d)；否则，选择大于且最接近于所选电容器最小有效去耦上升时间的最大有效去耦上升时间的电容器，并由式<1>算得所选电容器的最小有效上升时间，执行5c)；

5c)重复5b)；

5d)将所选电容器与电压调节模组的由等效电感和等效电阻串联的电路并联连接，组成最终的去耦电路，完成对高速PDN电压噪声的抑制。

本发明与现有技术相比具有以下优点：

1.本发明由于定义了电路元件的时域阻抗，使所有关心电流的上升时间对应的时域阻抗小于目标阻抗，从而保证了电压波动在噪声容限之内，可适用于实际数字芯片工作于多种电流的情况；

2.本发明由于确定了电压调节模组的最小有效去耦上升时间和电容库中各电容的最小有效去耦上升时间和最大有效去耦上升时间，使最终的PDN时域阻抗满足了目标阻抗，与传统的频域目标法相比，能够节省去耦电容的数量。

附图说明

图1为本发明的实现流程图；

图2为本发明中加载带有上升时间阶跃电流的电容器模型图；

图3为本发明中加载带有上升时间阶跃电流的电压调节模组模型图；

图4为用本发明选择的去耦电容构成的电路图；

图5为对图4的电压噪声仿真图；

图6为对图4的PDN频域阻抗仿真图。

具体实施方式

下面将参考附图并结合实施例来详细、完整的说明本发明。

参照图1，本发明基于时域阻抗法的电容选择方法，包括以下步骤：

步骤1，计算目标阻抗。

经典的频域目标阻抗提供了在频域进行PDN设计的准则，为了在时域中确定PDN设计的准则，需重新计算目标阻抗如下：

首先，获取PDN数字芯片的额定功率P和额定电压V，计算最大瞬态电流I_p：

然后，根据最大瞬态电流I_p计算目标阻抗Z_t：

其中ΔV为PDN芯片允许的最大电压波动，取值为额定电压V的±3％-±5％。

步骤2，定义电路元件的时域阻抗。

传统的频域阻抗是电路元件在正弦稳态激励的作用下，电路元件两端的电压有效值和电流有效值的比值，表征了各电路元件在频域对电流的阻碍作用。本发明为了表征各电路元件在时域对电流的阻碍作用，则对电路元件的时域阻抗定义如下：

在带有上升沿的阶跃电流的作用下，理想的电阻R或电感L或电容C两端的电压变化量与激励电流变化量的比值。

对于如图2所示的实际的电容器，其加载上升时间为t_r、峰值为I_p的阶跃电流i(t)后，其电阻R两端的电压变化量ΔV_R、电感L两端的电压变化量ΔV_L和电容C两端的电压变化量ΔV_C分别为：

ΔV_R＝R×i(t)

ΔV_L＝L×di(t)/dt

由时域阻抗的定义得出电阻R的时域阻抗Z_R、电感L的时域阻抗Z_L和电容C的时域阻抗Z_C分别为：

Z_R＝R

Z_L＝L/t_r

Z_C＝t_r/(2C)

根据电路串联准则，对于由电阻R、电感L和电容C串联的实际电容器，得出其时域阻抗Z_Cap为：

由上式可知，由于时域阻抗是基于电压变化量和电流变化量的比值定义的，故当电容器时域阻抗小于目标阻抗时，就可以直接保证电压波动在允许的范围之内。

步骤3，确定电压调节模组的有效去耦上升时间。

电压调节模组是PDN中的供电模块，可将电压调节模组建模为理想电阻R₁和理想电感L₁的串联；

对于如图3所示的电压调节模组，加载上升时间为t_r、峰值为I_p的阶跃电流，根据步骤2中电路元件的时域阻抗的定义，确定电压调节模组的有效去耦上升时间为使电压调节模组的等效电感L₁的时域阻抗Z₁小于目标阻抗Z_t的上升时间范围，即满足：

从而得电压调节模组的有效去耦上升时间t_r为：

取t_r＝L₁/Z_t为电压调节模组的最小有效去耦上升时间t_v。

显然当电流上升时间大于或等于电压调节模组的最小有效去耦上升时间t_v的电流情况作用于PDN时，PDN的时域阻抗小于目标阻抗，不需要添加去耦电容就可使电压波动在噪声容限之内，然而当上升时间小于电压调节模组的最小有效去耦上升时间t_v的电流情况作用于PDN时，必须添加去耦电容将电压波动限制在噪声容限之内。

事实上，由于现有数字芯片越来越高的时钟频率导致越来越小的最坏电流上升时间和越来越低的供电电压导致越来越大的电压调节模组最小有效去耦上升时间，从而使电压调节模组的最小有效去耦上升时间大于芯片的最坏电流的上升时间，故必须添加去耦电容使电压波动在噪声容限之内。

步骤4，确定备选电容库中n个相同电容器并联时的最大有效去耦上升时间和最小有效去耦上升时间。

为了表征去耦电容器在时域中的去耦效果，先将实际电容器建模为理想电阻R₂、理想电感L₂和理想电容C₂的串联，再计算n个相同电容器并联的时域阻抗Z₂为：

设电容器时域阻抗Z₂小于等于目标阻抗Z_t，即

计算得到电容器的有效去耦上升时间范围为[t_r1,t_r2]，令t_r1和t_r2分别为n个相同电容器并联的最小有效去耦上升和最大有效去耦上升时间：

其中，<4>式和<5>式成立的条件为：

步骤5，根据步骤3和步骤4的结果选择电容：

通过以上分析可知，为了使PDN去耦方案满足实际数字IC的工作情况，除了使最小电流上升时间对应的时域阻抗小于目标阻抗，还必须使所有更大电流上升时间对应的时域阻抗小于目标阻抗，直到使上升时间大于t_v的电流情况作用于PDN时的时域阻抗小于目标阻抗，其去耦电容的步骤如下：

5a)判断电压调节模组的有效去耦上升时间t_v是否小于芯片电流的最小上升时间t_r0，若是，则终止选择电容，转至5d)；否则，选择大于且最接近电压调节模组最小有效去耦上升时间t_v的最大有效上升时间的电容器，并由式<4>式算得该所选电容器的最小有效去耦上升时间，执行5b)；

5b)判断所选电容器的最小有效去去耦时间是否小于芯片电流的最小上升时间t_r0，若是，则终止选择电容，转至5d)；否则，选择大于且最接近于所选电容器最小有效去耦上升时间的最大有效去耦上升时间的电容器，并由式<4>算得所选电容器的最小有效上升时间，执行5c)；

5c)重复5b)；

5d)将所选电容器与电压调节模组的由等效电感和等效电阻串联的电路并联连接，组成最终的去耦电路，完成对高速PDN电压噪声的抑制。

本发明的效果可以通过以下实验实例进一步证实：

一、实验条件：芯片的额定功率为33W，额定电压为3.3V，允许的电压波动为额定电压的5％，电流的最小上升时间为10ns，电压调节模组的电感L₁为60nH,电阻R₁为0.001Ohm。

二、实验内容：

1)由<1>式算得最大瞬态电流为10A，由<2>式算得目标阻抗为0.0165Ohm；

2)由<3>式计算电压调节模组的最小有效上升时间为3.64us；

3)设定备选电容库中各电容器的电容、电阻和电感参数，由<4>式、<5>式分别计算电容库中各电容器的最小有效去耦上升时间、最大有效去耦上升时间和及其对应的最少并联个数，如表1所示：

表1

4)从如表1所示的备选电容库中选得最终需要的电容器如表2所示。

表2

将表2选得的电容器与电压调节模组的由等效电感和等效电阻串联的电路并联连接，如图4所示，其中图4中的C₂、L₂和R₂分别对应表2中序号2对应电容器的电容值、电感值和电阻值，C₃、L₃和R₃分别对应表2中序号7对应电容器的电容值、电感值和电阻值，3.3V的直流电压源用来模拟电压调节模组的供电电源，带有上升时间的阶跃电流用来模拟芯片电流，通过改变电流的上升时间来模拟芯片的不同电流情况。

以下分别从时域噪声角度和频域阻抗角度来验证本发明在抑制电源噪声方面的有益效果：

实验一、对图4所示电路加载不同电流，仿真其电压噪声，结果如图5所示：其中：

图5a对应上升时间为10ns峰值为10A的电流，

图5b对应上升时间为13ns峰值为10A的电流，

图5c对应上升时间为16ns峰值为10A的电流，

图5d对应上升时间为19ns峰值为10A的电流。

从图5可见，图5a的最大电压噪声为0.152V，图5b的最大电压噪声为0.119V，图5c的最大电压噪声为0.099V，图5d的最大电压噪声为0.92V，均小于允许的最大电压波动3.3×5％＝0.165V。

实验二、仿真图4所示电路的频域阻抗，结果如图6所示。

从图6可见，电路的频域阻抗不满足目标阻抗。

上述仿真，验证了本发明可适用于工作于多种电流情况的数字芯片，且与频域目标阻抗法相比，能节省电容数量。

以上所述，仅为本发明的具体实施方式，不构成对本发明的限制，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。