一种宽带扫频源设计电路及设计方法与流程

本发明属于宽带合成源技术领域，具体涉及一种宽带扫频源设计电路及设计方法。

背景技术：

目前基于集成锁相芯片的宽带扫频源主要是通过上位机来进行频点的切换，首先通过对集成锁相芯片进行寄存器的初始化，然后针对不同的功能对特定寄存器置数实现频点的切换，从这种方式可以看出，在扫频源的整个扫描过程中，需要与上位机进行实时的交互通信，完成不同频点的寄存器设置，最终完成宽带扫频源的频率切换，整个过程与上位机交互过多，而上位机一般使用工控机或零槽控制器等，其运行周期为ms级，这样在每个频点的切换过程中与上位机的交互会拖慢整个过程，大大增加频点的切换时间。

现阶段的宽带合成源设计中，对合成源的体积、频率范围、输出信号相噪、杂散、功率稳定度以及调频时间的要求越来越高，同时针对不同的应用，在追求低成本的前提下，需求侧重点也越来越多样化，目前的高频宽带合成源电路主要通过两种方案获得：

第一种方案：基于分立元器件组成的宽带合成源电路，其中所谓的分立元器件主要指组成合成锁相环路的器件，如鉴相器、vco均为独立的元器件，通过印制板进行电路连接，这种方式占用的电路体积大，但是控制简单，主要应用于多锁相环路嵌套以组成高相位噪声指标的宽带合成源电路，在这种情况下，电路的控制因多环路的组合控制将变得十分复杂，这种方案目前常用于高端的模拟源发生、信号分析类仪器中的宽带本振模块设计，但是在简单的单环路锁相电路中，因其成本、vco带宽、电路体积的制约，同时其最终的输出信号指标也并无优势，正逐渐被基于集成锁相控制的宽带合成源方案取代。

第二种方案：基于集成锁相芯片的宽带合成源电路，其中的集成锁相芯片集成了锁相环路中的参考分频器、鉴相器、电荷泵、宽带vco以及反馈分频器等大部分单环锁相电路，集成度高，同时在vco的输出端增加整数分频器和倍频器，进一步拓宽芯片的频段覆盖范围，在使用中只需要添加外围的供电偏置电路和环路滤波器即可，占用空间小，集成度高，成本低，功耗低，输出信号相噪指标可以满足大部分的通信、射频领域的需求，常用于手持式低端的信号发生和分析仪器中；但是该方案中集成锁相芯片功能多，需要的控制寄存器位数多，控制复杂，通常情况需要上位机进行实时运算完成宽带扫频源的频点切换，这种方式的频点切换时间保持在ms级别，整体的扫频速度较慢。

现有技术主要有以下三方面的不足：

第一、基于分立锁相电路的宽带合成源占用体积、功耗较大，成本高。

第二、基于分立锁相电路的宽带合成源单环方案输出信号相噪指标同集成锁相芯片相比并无优势。

第三、基于集成锁相方案的宽带合成源方案，目前需用上位机进行复杂的寄存器控制，整个扫频过程时间较长。

技术实现要素：

针对现有技术中存在的上述技术问题，本发明提出了一种宽带扫频源设计电路及设计方法，设计合理，克服了现有技术的不足，具有良好的效果。

为了实现上述目的，本发明采用如下技术方案：

一种宽带扫频源设计电路，包括主控制器、逻辑运算单元、地址译码数据缓存单元、ram存储单元、逻辑运算单元、送数单元、中断处理单元、集成锁相电路、分段滤波电路、功率放大电路以及稳幅电路；主控制器、逻辑运算单元、ram存储单元、逻辑运算单元、送数单元、集成锁相电路、分段滤波电路、功率放大电路以及稳幅电路依次通过线路连接，地址译码数据缓存单元分别与主控制器、ram存储单元通过线路连接，中断处理单元分别与ram存储单元、逻辑运算单元通过线路连接；

主控制器，被配置为用于对整个扫频源进行逻辑时序控制；

逻辑运算单元，被配置为用于完成输出频点对应的分频比n.f逻辑运算；

地址译码数据缓存单元，被配置为用于完成ram存储单元的地址存储；

ram存储单元，被配置为用于存储扫频源输出频点对应的分频比n.f；

逻辑控制单元，被配置为用于完成ram数据调用，以及ram地址的累积计算；

送数单元，被配置为用于将逻辑控制单元传来的并行数据转换成串行数据进行发送；

中断处理单元，被配置为用于将主控制器的计数脉冲进行累加然后按照上位机命令产生中断信号控制逻辑控制单元；

集成锁相电路，被配置为用于进行扫频源的频率合成输出；

分段滤波电路，被配置为用于对输出的频率信号进行分段滤波；

功率放大电路，被配置为用于对输出频率进行功率放大；

稳幅电路，被配置为用于对输出频率的功率进行稳幅，保障输出功率的频率稳定度；

此外，本发明还提到一种宽带扫频源设计方法，该方法采用如上所述的一种宽带扫频源设计电路，包括如下步骤：

步骤1：在每次的扫描阶段，主控制器依次向逻辑运算单元发送起始频率、步进频率和步进个数参数，向地址译码数据缓存单元发送ram存储单元的首地址数据；

步骤2：逻辑运算单元通过起始频率、步进频率和步进个数，按集成锁相电路自身的控制方式，在保证鉴相频率固定的前提下，对每个频点相应的n.f进行自计算，主控制器向地址译码数据缓存单元中输入ram单元的首地址，在逻辑控制单元中通过累加器完成ram地址的累加计算，累加完成的ram地址与逻辑运算单元中得到的n.f数据一一对应进行ram数据存储，这样在主控制器的逻辑控制下，完成整个扫频过程中ram存储单元内部分频比n.f的数据装载；

步骤3：数据装载完成后，主控制器开始向中断处理单元和逻辑运算单元发送同步触发脉冲，在中断处理单元中通过对脉冲累加计数完成ram存储单元中读地址的累加，通过逻辑运算单元中累加器和数据调用单元完成ram存储单元中数据的调用及频率步进个数的累加，其中完成一次数据调用，需要配合送数单元中spi数据转换将n.f控制字送入集成锁相电路中；

步骤4：送数单元将数据送入集成锁相电路后，依次经过后端的分段滤波电路、功率放大电路和稳幅电路，最终完成一次频点的切换；

步骤5：在同步触发脉冲的控制下，重复步骤3-步骤4，通过累加时钟完成步进个数累加，当达到步进个数后，在下一个同步触发脉冲下产生中断信号，将ram存储单元的读地址自动回到ram存储单元的首地址，开始重复扫描过程；

步骤6：主控制器通过重新对逻辑运算单元进行起始频率、步进频率和步进个数的设置，完成扫频状态的切换。

优选地，所述n.f主要由整数分频比nint和小数分频比nfrac两部分构成。

优选地，在步骤2中，对每个频点相应的n.f按照公式(1)进行自计算；

其中，nint为整数分频比；nfrac为小数分频比；fvco取值范围为1500mhz～3000mhz；nint通过fvco对50进行除法取整即可求出；nfrac通过公式(2)求出；

在完成fvco对50mhz＝50×10⁶hz取余计算后，通过左移17位完成2¹⁷乘法运算，通过进行8次除5运算完成nfrac计算，其中，在除法运算中，在不影响nfrac有效位的情况下，需要对nfrac取值进行实时位数优化。

优选地，对nfrac取值进行实时位数优化的具体优化步骤如下：

步骤1：nfrac第1次除5，nfrac右移2位，舍2位；

步骤2：nfrac第2次除5，nfrac右移2位，舍2位；

步骤3：nfrac第3次除5，nfrac右移2位，舍2位；

步骤4：nfrac第4次除5，nfrac右移3位，舍3位；

步骤5：nfrac第5次除5，nfrac右移2位，舍2位；

步骤6：nfrac第6次除5，nfrac右移2位，舍2位；

步骤7：nfrac第7次除5，nfrac右移3位，舍3位；

步骤8：nfrac第8次除5，nfrac右移2位，舍2位。

本发明所带来的有益技术效果：

(1)本发明在上位机控制下，在扫频源扫描过程中fpga内部自动实现整个过程高速、稳定的逻辑控制，在扫频过程中不需要与上位机交互，大大减少了扫频时间，优化了频率扫频速度。

(2)本发明在保证输出信号高性能的情况下提出一种fpga内部运算过程的算法优化，最大程度节约了fpga硬件资源，降低了硬件成本。

附图说明

图1为本发明方法的原理框图。

其中，1-逻辑运算单元；2-地址译码数据缓存单元；3-ram存储单元；4-逻辑运算单元；5-送数单元；6-中断处理单元；7-集成锁相电路；8-分段滤波电路；9-功率放大电路；10-稳幅电路。

具体实施方式

下面结合附图以及具体实施方式对本发明作进一步详细说明：

本发明在于弥补现有技术的不足，设计了一种基于可编程逻辑控制器的小型化宽带高速扫频源电路，其方案原理框图如图1所示，本方案主要由逻辑运算单元1、地址译码数据缓存单元2、ram存储单元3、逻辑运算单元4、送数单元5、中断处理单元6、集成锁相电路7、分段滤波电路8、功率放大电路9以及稳幅电路10组成。通过外加参考信号和主控制器完成整个的宽带扫频源控制。具体控制过程如下：

(1)在每次的扫描阶段，主控制器依次向逻辑运算单元1发送起始频率、步进频率和步进个数参数，向地址译码数据缓存单元2发送ram的首地址数据；

(2)逻辑运算单元1中通过起始频率、步进频率和步进个数，按集成锁相电路7自身的控制方式，在保证鉴相频率固定的前提下，对每个频点相应的n.f进行自计算，在主控制器的ram存储单元3首地址控制下，通过中断处理单元6中对ram存储单元3地址的累加计算依次完成逻辑运算单元1中得到的n.f进行存储，完成扫频过程中ram存储单元3内地址和数据的装载；

(3)数据装载完成后，主控制器开始向中断处理单元6和逻辑运算单元4发送同步触发脉冲，在中断处理单元6中通过对脉冲累加计数完成ram存储单元3中读地址的累加，通过逻辑运算单元4中累加/减器和数据调用单元完成ram存储单元3中数据的调用及频率步进个数的累加，其中完成一次数据调用，需要配合送数单元5中spi数据转换将n.f控制字送入集成锁相电路7中；

(4)送数单元5将数据送入集成锁相电路7后，依次经过后端的分段滤波电路8、功率放大电路9和稳幅电路10，最终完成一次频点的切换。

(5)在同步触发脉冲的控制下，重复(3)-(4)步骤，通过累加时钟完成步进个数累加，当达到步进个数后，在下一个同步触发脉冲下产生中断信号，将ram存储单元3的读地址自动回到ram存储单元3的首地址，开始重复扫描过程。

(6)主控制器通过重新对逻辑运算单元1进行起始频率、步进频率和步进个数的设置，完成扫频状态的切换。

逻辑运算单元主要完成对n.f分频比的自计算，其中n.f主要由两部分构成，分别为整数分频比nint和小数分频比nfrac；本发明专利中的集成锁相电路控制主要是基于adi/hittite公司的hmc820、hmc840、hmc830、hmc833和hmc834系列芯片，其控制方式通用，本发明专利选用hmc833芯片基于基波段1500mhz～3000mhz的vco输出，后端通过2倍频和1～62次整数分频完成最终25mhz～6000mhz宽频段的输出，其中频率步进主要是通过改变n.f分频比来完成。而n.f通过以下公式完成计算：

其中nint通过fvco对50进行除法取整即可，本发明的关键点为对小数分频nfrac的计算，因为hmc系列芯片内部自带24bit的∑-△调制分频器，考虑到扫频源的最小6hz步进精度(基于50mhz鉴相频率)，逻辑运算单元1中需要对其中的nfrac算法优化，而

通过nfrac的计算公式可以看出，在可编程逻辑控制器fpga的运算单元中，乘除运算会占用大量的逻辑资源，如果不做算法优化，会直接带来硬件成本的增加，这里在完成fvco对50mhz＝50×10⁶hz取余计算后，通过左移17位完成2¹⁷乘法运算，通过进行8次除5运算完成nfrac计算，在除法运算中，在不影响nfrac有效位的情况下，需要对nfrac取值进行实时位数优化来尽量减小运算过程中逻辑资源的占用，具体除法过程中的位数优化如下表1所示。

表1nfrac内部运算具体优化算法

通过表1可以看出，通过每次÷5运算，同时所得nfrac进行不同的右移舍位，在保证nfrac有效位的情况下，尽可能完成位数优化的情况下，最多可以对nfrac过程运算优化18位，大大减小fpga内部的逻辑资源占用量，降低fpga选型时的硬件成本。

当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。