电容、埋电容电路板及其制造方法与流程

本发明涉及电容、埋电容电路板及其制造方法。

背景技术：

随着电子产品趋向轻薄、高频和多功能方向发展，电路集成度越来越高，相应的集成电路接脚和线路布局越来越多，导致噪音随之增大。为了消除噪音或做电性补偿，可在半导体封装结构中增加无源器件以消除噪音和稳定电路。例如，电容具有储存电荷的作用，可将高频噪音以能量暂存方式予以吸收，从而降低系统电源波动，保证信号传输的完整性。

增加电容方式之一是用smt表面贴装技术将无源器件整合在基板上，但容易产生阻抗、信号串扰，且占据大量表面贴装面积，不符合电子产品日益严格的轻薄短小要求。

另外一种是将电容埋入封装基板或pcb电路板中，这种称为埋电容（埋入式电容器）。埋入电容的基板或电路板制造主要包括三项关键技术：电容埋入技术、内部互连技术和所用的埋电容技术。埋电容的两侧是金属层，中间是“高介电常数(dk)、低介质损耗”的介质层，通常10μm-25μm厚，大大提升电容量，能帮助电源供电系统去耦和滤波，降低系统功率分布的阻抗和高频电路的共振效应。主要应用在高速数据传输/通讯设备、服务器、计算机、测试测量、医疗、打印机、显示器、军事领域以及手持式电子产品行业。

对于相同的电压、频率和电容量，电容的发热性决定于介电损耗，要求埋电容具有较低的介电损耗。不论是电路板smt表面贴装的电容，还是在电路板的内芯设置的埋入电容，都追求更高、更稳定的电容量。要使电容量增大，可改变三个因素：1)使电容电极表面积增大；2)使介电层厚度减小；3)使介电层介电常数dk增大。增大电容电极表面积，不符合电路板轻薄短小发展趋势；因此，减薄介电层厚度(≤25μm)、提高介电常数dk、低介电损耗是今后埋电容的发展方向。

对于减薄介电层厚度，有报道绝缘层不使用玻纤材料，采用树脂涂覆在铜箔上的方式，既提高可靠性、也能够降低绝缘介质厚度至25μm。有报道使用“溅射、cvd、阳极氧化”等方法，将1μm以下的绝缘高dk介质(sio2或陶瓷颗粒等)附着在厚铜箔上，薄绝缘介质的厚度减少至极限1μm以下，可明显增加埋容材料的电容量，但由于介电层太薄、容易脆和折损，可加工性和可靠性较差，在埋电容应用领域受到限制。

另一方面，在保证材料较低的介电损耗和可加工性前提下，尽可能提高绝缘介电常数dk，这对埋电容是件很困难的事。

埋电容的制造工艺通常分为三种：

1)丝网印刷：将绝缘油墨或高dk材料印刷于铜箔上，固化后再在其上丝网印刷导电油墨等形成另一层铜电极，制成电容。丝网印刷工艺简单、低成本，但所制出的埋入电容值分散性较大，电容值精度控制较差。

2)1μm以下薄膜介质法：有报道使用溅射、cvd、阳极氧化等方法，将1μm以下的绝缘高dk介质(一般为无机陶瓷材料)附着在厚铜箔或半导体硅片上，接近800ºc高温煅烧而成，薄绝缘介质的厚度减至极致，再制作另一金属电极；该工艺因薄介电质，可明显增加电容量，但由于介电层太薄、可加工性和可靠性较差(介电薄层高温煅烧容易产生细微龟裂或气泡，电容器容易泄漏电流、绝缘耐电压性能下降)，在埋电容领域应用受到限制。

3)层压+蚀刻：业界绝大部分都以层压法制作呈覆铜板形式的埋电容。普遍做法是把高dk材料树脂涂覆在厚铜箔上(rz2-3μm)，干燥、半固化，然后把另一层铜箔进行压合而成；其两面铜箔为18、35和70μm，使用较厚的铜箔便于蚀刻、加工操作时不容易脆裂、卡板等；中间介电层一般为8、12、16、25μm。对该覆铜板两面所覆铜箔进行蚀刻，形成电容体的电极，再以内层芯板的方式直接层压形成多层电路板，将埋电容置于多层电路板中。该“层压蚀刻”工艺形成埋电容方式与常规电路板制造工艺类似，工艺简单，pcb厂家容易掌握。该工艺多利用环氧树脂和铜箔粘合力强特点，在其中加入高dk无机颗粒(batio3等)制成复合材料，但加入量超过一定限度，影响了树脂与铜箔的结合力，容易层压铜箔时剥离或起泡，或者材料的脆性变大，导致后续电路板加工性变差。此外，为了避免铜面层压起皱，该层压工艺必须使用18μm以上铜箔，导致电容电极的面积公差控制变得困难，影响了实际电容值的控制精度(一般电容值控制精度在5-10%)；另一方面，厚铜箔的电极埋入封装基板中，使封装基板或半导体封装整体厚度增加，不利于今后薄板设计的发展趋势。有一种降低埋电容铜箔厚度的方法是使用载体铜箔，主要是18μm铜箔或其他材料做载体，保证刚性，2-5μm薄铜箔附着在载体上，层压后剥离去掉载体，留下薄铜制作铜电极；这种载体薄铜箔价格非常贵，且仍然难以克服层压法铜箔粗糙度较大，在薄绝缘介质条件下绝缘可靠性较差的问题。

4)溅射法：在电路板内层芯板上蚀刻铜电极，作为埋电容的“下层铜电极”；在其“下层铜电极”上，采用3d喷涂方法喷涂形成介电材料(如高dk墨水)，再在介电材料上溅射靶材ni等金属，并贴干膜图形转移、蚀刻等，形成铜厚较薄的“上层铜电极”；该方法仅一侧铜电极厚度降低，降低埋电容的电路板总厚度的作用影响有限；且制作繁琐、流程过长，难以克服溅射铜电极表面针孔过多、电容性能不稳定的缺点，以及剥离强度偏小、易剥离和弯折等问题，因此，该工艺方法难以在市场上广泛应用。

综合以上，开发一种高介电常数dk（dk>15）、高电容量、低损耗(df＜0.02)、25μm厚度以下的聚合物复合材料作为介电层、介电质厚度均匀、耐热和耐湿性高、上下层铜电极薄铜设计、铜电极针孔较少、覆铜高剥离强度、耐弯折、易加工的埋电容覆铜材料，是今后埋电容发展趋势的必然要求。

技术实现要素：

为解决以上问题，本发明涉及一种电容、埋电容电路板及其制造方法，采用“离子注入”技术对≤25μm厚度的“聚合物+高dk颗粒”复合材料金属化，解决高dk颗粒含量高的复合材料或薄膜材料的覆薄铜、覆铜易剥离的问题，并结合卷对卷连续“离子注入+电镀+图形转移+蚀刻+切割”制作流程的设计，可大规模制作埋电容复合材料，满足今后的封装基板对埋电容薄型化发展要求。

根据本发明的第一方面，提供一种电容，其包括：高介电常数聚合物复合材料层；离子注入层，该离子注入层通过离子注入方法使导电材料离子高速注入至高介电常数聚合物复合材料层内而形成；以及金属层，其形成并覆盖于该离子注入层上。

优选地，该高介电常数聚合物复合材料层包括聚合物树脂和高介电常数颗粒。

优选地，该离子注入层的注入材料与该高介电常数聚合物复合材料层形成掺杂结构，该掺杂结构在该高介电常数聚合物复合材料层的表面下形成多个基桩。

优选地，该电容还包括导体沉积层，该导体沉积层覆盖于该离子注入层上，且该金属层覆盖于该导体沉积层之上，该导体沉积层包括等离子体沉积层和/或磁控溅射沉积层，该等离子体沉积层通过等离子体沉积方法使导电材料离子沉积而形成；该磁控溅射层通过磁控溅射方法使导电材料原子沉积而形成。

优选地，该等离子体沉积层和该磁控溅射层均包括一层或多层导体材料，该各层导体材料均通过一次或多次该等离子体沉积或磁控溅射过程形成。

优选地，该离子注入层的材料包括：ti、cr、ni、cu、ag、au、v、zr、mo、nb中的一种或多种，或它们之间的二元、三元和四元合金中的一种或多种。

优选地，该导体沉积层的材料包括：ti、cr、ni、cu、ag、au、v、zr、mo、nb中的一种或多种，或它们之间的二元、三元和四元合金中的一种或多种。

优选地，该金属层的材料包括：由al、mn、fe、ti、cr、co、ni、cu、ag、au、v、zr、mo、nb中的一种或多种，或它们之间的二元、三元和四元合金中的一种或多种组成。

优选地，该聚合物树脂包括环氧树脂、bt树脂、双马来酰亚胺、氰酸酯、聚乙烯、聚苯乙烯、聚偏氟乙烯、聚酯、聚碳酸酯、聚苯硫醚、耐高温聚丙烯、聚2，6萘二酸乙二酯、聚酰亚胺、聚四氟乙烯、聚苯醚中的一种或多种。

优选地，该高介电常数颗粒包括无机陶瓷颗粒和/或导电粒子。

优选地，该无机陶瓷颗粒包括二氧化硅、钛酸钡、钛酸锶、锆钛酸铅、钛酸铅镧、锆酸铅镧、钽酸锶铋中的一种或多种。

优选地，该导电粒子包括碳纳米管、碳黑、石墨粉体、al、al2o3、ag、ni中的一种或多种。

优选地，该高介电常数颗粒占该高介电常数聚合物复合材料层的重量百分比为10-90%。

优选地，该高介电常数颗粒占该高介电常数聚合物复合材料层的重量百分比为80%以上。

优选地，该金属层通过电镀、化学镀、真空蒸发镀中的一种或多种而获得。

优选地，该高介电常数聚合物复合材料层的厚度为8-25μm。

优选地，该电容为薄膜形式的电容。

根据本发明的第二方面，提供一种制造根据本发明的电容的方法，其包括如下步骤：a)将高介电常数颗粒与聚合物混合而得到该高介电常数聚合物复合材料层；b)对该高介电常数聚合物复合材料进行离子注入以形成离子注入层；以及c)在该离子注入层上覆金属以形成该金属层。

优选地，还包括在步骤a)-c)之后的如下步骤：d)前处理、贴膜、曝光、显影、蚀刻、aoi检查；以及e)切割。

优选地，卷对卷地连续制造该电容。

根据本发明的第三方面，提供一种埋电容电路板，其包括：根据本发明的电容；以及该电容埋入其中的电路基板材料。

根据本发明的第四方面，提供一种制造埋电容电路板的方法，其包括如下步骤：根据本发明的方法的步骤；以及将该电容层压埋入电路基板材料中以获得该埋电容电路板。

与现有技术相比，本发明的有益效果如下：

1.本发明采用离子注入技术，由于注入金属离子的高能量，可实现在介电常数含量达到80%以上的高介电常数聚合物基材上实现金属化，制得的金属层与基材间具有较高剥离强度。与现有技术的磁控溅射法或压合法相比，可制得更大容量的电容。磁控溅射法制得的金属层与基材之间的结合力差，导致无法实现在在介电常数含量达到80%以上的高介电常数聚合物基材上实现金属化。

2.本发明采用离子注入技术，减少了针孔数量。如果电极上有针孔，在电路板制程中酸洗液体可能沿着针孔腐蚀介电层中的高dk无机颗粒，导致薄绝缘介质也有针孔，从而使电容器易泄漏电流、绝缘耐电压性能下降。如果电极上有针孔，电容材料的介电损耗也将增大。

同时，本发明的离子注入技术也能够解决“高dk复合材料”的覆薄铜和覆铜易剥离问题，扩大了埋电容聚合物复合材料的应用品种数量和高dk颗粒应用的含量范围。在电路板领域，对于介电层厚度8-25μm，不必采用在铜箔上涂覆或层压铜箔，直接在介电层厚度8-25μm(复合材料“树脂+高dk颗粒”)离子注入金属层；可以避免因高dk颗粒含量高而层压铜箔剥离现象。

层压法制作埋电容工艺，铜箔与高含量颗粒的复合材料进行层压时，容易剥离或起泡。对于介电层厚度8-25μm，应用于电路板领域的埋电容，一般采用把“高dk材料树脂”涂覆在rz2-3μm的厚铜箔上，干燥、半固化，然后把另一层厚铜箔进行压合而成；其两面铜箔为18、35和70μm。

溅射法因为溅射粒子的能量低、速度低，从靶材产生许多颗粒分散区域或发射的角度较大，因而到复合基材上的颗粒较多，形成的针孔数量较多，导致电容器易泄漏电流、绝缘耐电压性能下降。对于半导体领域或大功率电容器件，介电层厚度1μm以下，采用溅射、cvd、喷涂涂覆等方法把sio2、batio3陶瓷等“高dk颗粒”(无聚合物树脂)直接溅射或喷涂涂覆到铜箔上。

3.本发明采用卷对卷连续“离子注入+电镀+图形转移+蚀刻+切割”技术，可大规模制作10-25μm厚度、薄膜形态聚合物复合材料的埋电容，避免制作过程因介电层过薄、过脆而弯折或破损，提高了电路板制作过程埋电容的可加工性。

4.在本发明中，埋电容的上下层铜电极的薄铜设计和实现，提升了蚀刻时的电极面积控制精度，从而提升了实际电容量的控制精度，也降低了封装基板内的埋电容总厚度，最终提高了半导体封装的可靠性。

附图说明

以下参考附图并结合实施例来具体地描述本发明，本发明的优点和实现方式将更加明显，其中，附图所示的内容仅用于对本发明进行解释说明，而不构成对本发明的任何意义上的限制，附图仅是示意性的，并非严格地按比例绘制。在所有附图中，相同的参考标号表示相同或相似的部分，其中：

图1示出了根据本发明实施例的电容；

图2示出了根据本发明实施例的埋电容电路板；

图3示出了根据本发明实施例的制造电容和埋电容电路板的方法。

参考标号：

100电容

102聚合物树脂

104离子注入层

106金属层

108高dk颗粒

200埋电容电路板

202聚合物树脂

204离子注入层

206金属层

208高dk颗粒

210电路基板材料

302将高dk颗粒与聚合物树脂混合并干燥得到高介电常数聚合物复合材料薄膜

304对高介电常数聚合物复合材料薄膜进行离子注入以形成离子注入层

306在离子注入层上覆金属以形成金属层

308前处理、贴膜、曝光、显影、蚀刻、aoi检查

310切割以获得电容

312将电容层压埋入电路基板材料中以获得埋电容电路板。

具体实施方式

本发明涉及电容、埋电容电路板及其制造方法。电容包括聚合物树脂和高dk颗粒，总厚度＞5μm；通过液态聚合物树脂和高dk颗粒混合(无玻纤等骨架支撑材料)，制作薄膜复合材料或高dk颗粒重量含量在10-90%范围的复合材料，材料有一定耐弯折性能，再通过卷对卷形式制作“离子注入、覆铜、干膜前处理、贴膜、曝光、显影、蚀刻、aoi检查、切割”流程设计，制作成包含金属电容电极的埋电容，再层压埋入多层电路板中。

i.离子注入

离子注入可通过以下方法来实现：使用导电材料作为靶材，在真空环境下，通过电弧作用使靶材中的导电材料电离而产生离子。然后，使该离子在高电压的电场下加速而获得很高的能量(例如1-1000kev，如50kev、100kev、200kev、500kev等)。高能的导电材料离子接着以很高的速度直接撞击高介电常数聚合物复合材料的表面，并且注入到高介电常数聚合物复合材料的表面下方一定的深度范围内。在所注入的导电材料离子与高介电常数聚合物复合材料的分子之间形成了化学键(例如离子键或共价键)，从而组成掺杂结构。化学键有助于增强离子注入层与高介电常数聚合物复合材料之间的结合力，使得离子注入层不容易从高介电常数聚合物复合材料脱落。

由此得到的离子注入层的外表面(或称为上表面)与高介电常数聚合物复合材料的表面相齐平，而其内表面(或称为下表面)则深入到高介电常数聚合物复合材料的内部。作为具体示例，导电材料的离子可在离子注入期间获得50-1000kev(例如50kev、100kev、200kev、300kev、400kev、500kev、600kev、700kev、800kev、900kev)的能量，并且可被注入到高介电常数聚合物复合材料的表面下方1-500nm(例如10nm、20nm、50nm、100nm、200nm、300nm、400nm)深度处。

通过控制离子注入过程中的各种相关参数，例如注入电流、电压、注入剂量等，可以调整离子注入层深入到高介电常数聚合物复合材料内部的深度，即，离子注入层的内表面在高介电常数聚合物复合材料表面下方所处的深度。例如，注入离子的能量为5-1000kev，注入的剂量为1.0×10¹²至1.0×10¹⁸ions/cm²(更优选地，注入剂量为1.0×10¹⁵至5.0×10¹⁶ions/cm²)，从而使离子注入层的内表面位于高介电常数聚合物复合材料的表面下方5-50nm的深度处。在离子注入过程中，可以使用与高介电常数聚合物复合材料的结合力较强的金属或合金来进行离子注入，例如可采用ti、cr、ni、cu、ag、au、v、zr、mo、nb、al、be、co、fe、mg、mn、pt、ta、w等金属以及它们之间的二元、三元或四元合金(例如nicr、ticr、vcr、cucr、mov、nicrv、tinicrnb)中的一种或多种作为离子注入过程中的靶材，其中，ni、cr、ti是优选的注入材料。换而言之，所得的离子注入层可以由ti、cr、ni、cu、ag、au、v、zr、mo、nb、al、be、co、fe、mg、mn、pt、ta、w中的一种或多种组成，或者由这些元素之间的合金组成。

在离子注入过程中，导电材料离子以很高的速度强行地注入到高介电常数聚合物复合材料的内部，与高介电常数聚合物复合材料形成稳定的掺杂结构，相当于在高介电常数聚合物复合材料的表面下方形成了数量众多的基桩。由于基桩的存在，且后续制得的金属层与基桩相连，因此，基材与后续形成于其上的金属层之间的剥离强度可达到0.5n/mm以上，甚至为0.8n/mm以上，例如高达0.7-1.5n/mm。与之相比，在常规磁控溅射的情况下，溅射粒子的能量最高仅为几个电子伏特，因而该粒子会沉积于基材表面上但不会进入基材内部，所得的导体层与基材表面之间的结合力不高，最高仅为0.5n/mm左右，明显低于离子注入。而且，用于离子注入的导电材料尺寸通常为纳米级，在离子注入期间分布比较均匀，而且到基材表面的入射角度差别不大。因此，能够确保基材与后续形成于其上的金属层之间的接合面具有较低的表面粗糙度，例如为0.4μm以下，甚至低至0.001-0.1μm(例如约0.02μm)。因此，在高频信号传输中，可以显著降低由导体层引起的信号损失，从而进一步降低整体信号损失。

与层压法制作埋电容相比，层压铜箔时容易剥离或起泡；采用离子注入技术，解决“高介电常数聚合物复合材料”的覆薄铜和覆铜易剥离问题，扩大了埋电容聚合物树脂材料的应用品种数量和范围。

与溅射相比，离子注入法是高能量离子注入高介电常数聚合物复合材料表面后，形成稳定的掺杂结构，在表面下方形成多个基桩，因而导电离子注入层与高介电常数聚合物复合材料结合力更好，在电路板制作过程(例如贴膜、蚀刻喷淋、传动滚轮、搬运操作等)冲击或弯折的应力挤压下，金属铜层与耐弯折的聚合物材料形成整体，不会轻易遇到弯折而折断、剥离或起泡，可加工性更好。铜层在弯折应力下，导致铜电极不平整(相当于介电层厚度变化)，局部的电容值变化，不利于电容值稳定和高精度控制。

复合材料中的高dk无机陶瓷材料，经过高温煅烧而成，材料较硬和致密，溅射低能量低速的离子无法较好的与其结合；与溅射相比，离子注入法是高能量高速的离子注入到高dk无机陶瓷材料表面后，形成稳定的掺杂结构，在其表面下方形成多个基桩，因而导电离子注入层与基材结合力更好。同时溅射因为能量低，从靶材产生的许多颗粒分散区域或发射的角度较大，因而到基材上的颗粒较多，形成的针孔数量较多。

如果铜电极上有针孔，在电路板制程中酸洗液体可能沿着针孔腐蚀介电层中的高dk无机颗粒，导致薄绝缘介质也有针孔，从而使电容器易泄漏电流、绝缘耐电压性能下降。如果铜电极上有针孔，电容材料的介电损耗也将增大。

ii.等离子体沉积/磁控溅射

除了离子注入层之外，还可以在基材的表面上形成等离子体沉积层和/或磁控溅射层。等离子体沉积层和/或磁控溅射层由导电材料组成，并且可以具有1-10000nm的厚度，例如为100nm、200nm、500nm、700nm、1μm、2μm、5μm、7μm或者10μm等。等离子体沉积层和/或磁控溅射层的厚度可以根据需要通过调节各种沉积参数来设定，例如可以设定为使得形成有该等离子体沉积层和/或磁控溅射层的基板的表面方阻小于200ω/□、100ω/□、80ω/□、50ω/□，等等。此外，作为组成等离子体沉积层和/或磁控溅射层的导电材料，可以采用与离子注入层相同或不同的各种金属、合金、导电氧化物、导电碳化物、导电有机物等，但是并不限于此。可以根据所选用的基材、以及离子注入层的组成成分和厚度等来选择用于等离子体沉积和/或磁控溅射的导电材料。优选地，使用与离子注入层结合良好的金属或合金来进行等离子体沉积和/或磁控溅射，例如可使用ti、cr、ni、cu、ag、au、v、zr、mo、nb以及它们之间的合金中的一种或多种，该合金例如为nicr、ticr、vcr、cucr、mov、nicrv、tinicrnb等。而且，等离子体沉积层和/或磁控溅射还可以包括由相同或不同材料组成的一层或多层。

iii.电容

图1示出了根据本发明实施例的电容100，其包括高介电常数聚合物复合材料层、离子注入层104和金属层106，其中高介电常数聚合物复合材料层包括聚合物树脂102(优异的耐热性、力学性能和可加工性、成本低)和高dk颗粒108(优异的高dk介电性能)。高介电常数聚合物复合材料层能够保证材料同时具有优良加工性、低介电损耗和高dk介电性能；并且聚合物能够加工成薄膜(厚度8-25μm)，能够最大限度发挥“薄介电层”高电容量的优势，因而具有较好的应用前景。

高dk颗粒108包括无机陶瓷颗粒和导电粒子；无机陶瓷颗粒中，batio3作为高介电陶瓷而广泛应用；也有报道导电粒子(碳纳米管、碳黑、石墨粉体或其他金属粒子等)的填充到聚合物的材料，接近渗流阈值材料的介电常数会异常增大，但这类复合材料介电性能重现性差、材料dk、df稳定性较难控制。聚合物树脂包括“非极性和极性”两种；非极性聚合物(如ptfe、ppe等)在外电场下只产生诱导偶极矩，介电损耗低，基本不受频率和温度变化影响，介电常数偏低(小于2.5)；极性聚合物在外电场作用下，能产生电子云位移极化、偶极子取向极化和极性基团极化，介电损耗较大，受频率和温度影响较大，介电常数也较大，一般3-10左右。

总之，各种聚合物材料增加高dk填料后，介电常数、介电损耗增加的幅度各不一样，希望制造一种同时具有“高dk介电常数、低损耗、容易加工”的聚合物复合材料。

聚合物树脂102包括环氧树脂epoxy、bt树脂、双马来酰亚胺bmi、氰酸酯ce、聚乙烯(hdpe或ldpe)、聚苯乙烯ps、聚偏氟乙烯pvdf、聚酯pet、聚碳酸酯pc、聚苯硫醚pps、耐高温聚丙烯htpp、聚2，6萘二酸乙二酯pen、聚酰亚胺pi、聚四氟乙烯ptfe、聚苯醚ppe等；聚合物树脂的固体物重量含量10%-90%。

高dk颗粒108或填料包括无机陶瓷颗粒和导电粒子，无机陶瓷颗粒包括sio2、钛酸钡(batio3)、钛酸锶(srtio3)、锆钛酸铅pb(zrti)o3(通称pzt)、钛酸铅镧(pblatio)、锆酸铅镧(pblazro)(通称plzt)、钽酸锶铋(srbi2ta2o9)(通称sbt)等钙钛矿型氧化物的一种或几种混合物；导电粒子包括碳纳米管等纳米粒子，以及碳黑、石墨粉体或al、al2o3、ag、ni金属粒子等的一种或几种混合物。

通过离子注入方法使导电材料离子注入至高介电常数聚合物复合材料层的表面下而形成离子注入层104。同时，在离子注入层104上形成金属层106，其通过电镀、化学镀、真空蒸发镀等方法中的一种或多种而获得，以获得具有期望的厚度和电导率的导体层。

另外地，除了离子注入层之外，还可以在高介电常数聚合物复合材料层的表面上形成导体沉积层，导体沉积层覆盖于离子注入层上，且金属层覆盖于导体沉积层之上，导体沉积层包括等离子体沉积层和/或磁控溅射沉积层，等离子体沉积层通过等离子体沉积方法使导电材料离子沉积而形成；磁控溅射层通过磁控溅射方法使导电材料原子沉积而形成。

iv.埋电容电路板

图2示出了根据本发明实施例的埋电容电路板200，其包括图1所示的电容和电容埋入其中的电路基板材料210。该电容包括高介电常数聚合物复合材料层、离子注入层204和金属层206，其中高介电常数聚合物复合材料层包括聚合物树脂202和高dk颗粒208。

电容埋入封装基板或pcb电路板中，因此无须焊接以减少电感和电源阻抗，且焊点减少后，焊点失效现象减少，线路板或封装的可靠性也得到提升。另一方面，埋入电容器件节约了宝贵的表面积，缩小板面积，缩短线路，减少电容器件与芯片间的距离，增强电气性能，使电路板逐步走向轻型化和薄型化。

v.电容和埋电容电路板的制造方法

图3示出了根据本发明实施例的制造电容和埋电容电路板的方法，其包括如下步骤：

步骤302：将高dk颗粒108、208与聚合物树脂102、202混合并干燥得到高介电常数聚合物复合材料；

步骤304：对高介电常数聚合物复合材料进行离子注入以形成离子注入层104、204；

步骤306：在离子注入层104、204上覆金属以形成金属层106、206；

步骤308：前处理、贴膜、曝光、显影、蚀刻、aoi检查；

步骤310：切割以获得电容100；

步骤312：将电容100层压埋入电路基板材料210中以获得埋电容电路板200。

在上述步骤中，高介电常数聚合物复合材料成薄膜形式并且卷成卷。卷对卷连续“离子注入+覆铜+图形转移+蚀刻+切割”技术，可大规模制作10-25μm厚度、薄膜形态聚合物复合材料的电容，避免制作过程因介电层过薄、过脆而弯折或破损，提高了电路板制作过程电容的可加工性。

vi.实施例1

基材组分：环氧树脂为20%、batio3为80%

树脂厚度：15微米

介电常数：20，远低于现有技术类似材料的35

介质损耗因子：0.009，远低于现有技术类似材料的0.014。

首先对基材进行离子注入镍，之后进行等离子体沉积镍-铜（10-90）合金，制得金属层，从而得到电容器。最终制得的电容的静电容量：35，性能超出普通电容50%以上。

vii.实施例2

基材组分：pi树脂为15%、高介电常数填料为85%

树脂厚度：10微米

介电常数：15，远低于现有技术类似材料的40

介质损耗因子：0.010，远低于现有技术类似材料的0.029。

首先对基材进行离子注入镍-铬合金，之后进行磁控溅射沉积镍，之后进行磁控溅射沉积铜，制得金属层，从而得到电容器。最终制得的电容的静电容量：25，性能超出普通电容80%以上。

viii.实施例3

基材组分：环氧树脂为15%、高介电常数填料为85%

树脂厚度：20微米

介电常数：15，远低于现有技术类似材料的40

介质损耗因子：0.010，远低于现有技术类似材料的0.047。

首先对基材进行离子注入镍-铬合金，之后进行磁控溅射沉积镍，之后进行磁控溅射沉积铜，制得金属层，从而得到电容器。最终制得的电容的静电容量：30，性能超出普通电容90%以上。

ix.结论

本发明可实现在介电常数颗粒含量达到80%以上的高介电常数聚合物基材上实现金属化，制得的金属层与基材间具有较高剥离强度。与现有技术的磁控溅射法或压合法相比，可制得更大容量的电容。磁控溅射法制得的金属层与基材之间的结合力差，导致无法实现在在介电常数颗粒含量达到80%以上的高介电常数聚合物基材上实现金属化。

尽管本发明连同仅仅有限数目的实施例详细地进行了描述，但是应容易地理解的是，本发明不限制于这种公开的实施例。而相反，本发明可改变以包括之前没有描述的、但是与本发明的精神和范围相称的任何数目的变更、更替、替代或等同布置。此外，尽管描述了本发明的各种实施例，但是将理解的是，本发明的方面可包括描述的实施例中的仅仅一些。因此，本发明将不应视为由前述描述限制，而是仅由权利要求的范围限制。