准循环低密度奇偶校验码的解码电路及其方法与流程

本发明是关于低密度奇偶校验码，尤其是关于准循环低密度奇偶校验(quasi-cycliclow-densityparity-check)码的解码电路及其方法。

背景技术：

低密度奇偶校验(low-densityparity-check,ldpc)码常用于通讯系统以提高资料的传输正确率。传送端会将要传输的原始资料与生成矩阵(generatematrix，gmatrix)相乘，产生比原始资料还长的传送资料。接收端根据校验矩阵(checkmatrix，hmatrix)对传送资料进行解码来修正传送资料，以回复原始资料。实作上，接收端是利用迭代运算来对传送资料进行解码，由此可知，低密度奇偶校验码的解码运算涉及大量的计算，因此如何兼顾电路成本及运算效能成为本领域的重要课题。

技术实现要素：

鉴于先前技术的不足，本发明的一目的在于提供一种准循环低密度奇偶校验码的解码电路及其方法，以提高运算效能。

本发明揭露一种准循环低密度奇偶校验码的解码电路，包含：一存储器，储存一校验矩阵与多笔传送资料，其中该校验矩阵包含n个子矩阵；w个解码单元，其中w<360；以及一控制器，耦接该存储器与该w个解码单元，其中该控制器依照下列顺序根据该校验矩阵将传送资料输入该w个解码单元进行解码：将对应于一第一子矩阵的一第一区块的w笔传送资料输入该w个解码单元进行解码；以及解码完对应于该第一子矩阵的一第一区块的w笔传送资料后，将对应于一第二子矩阵的一第一区块的w笔传送资料输入该w个解码单元进行解码。

本发另明揭露一种准循环低密度奇偶校验码的解码方法，应用于一校验矩阵与多笔传送资料，该校验矩阵包含n个子矩阵。该解码方法利用w个(w<360)解码单元进行解码且包含以下步骤：将对应于一第一子矩阵的一第一区块的w笔传送资料输入该w个解码单元进行解码；以及解码完对应于该第一子矩阵的一第一区块的w笔传送资料后，将对应于一第二子矩阵的一第一区块的w笔传送资料输入该w个解码单元进行解码。

相较于传统技术，本发明的准循环低密度奇偶校验码的解码电路及其方法使用精简的电路来完成解码运算，并且兼顾效能。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1为根据本发明的一实施例所绘示ldpc解码器中的一解码电路的示意图；

图2为根据本发明的一实施例所绘示一校验矩阵h的解码排程示意图；

图3为根据本发明的另一实施例所绘示ldpc解码器中的一解码电路的示意图；

图4a～4c为根据本发明的一实施例所绘示一校验矩阵h的解码排程示意图；以及

图5为本发明准循环低密度奇偶校验码的解码方法的一实施例的流程图。

符号说明：

101、301存储器

102、302控制器

103、303解码单元

i1-1～i1-4、i2-1～i2-4、i10-1～i10-4子矩阵

b1、b2、b3区块

s510～s560步骤

具体实施方式

本发明的揭露内容包含准循环低密度奇偶校验码的解码电路及其方法。在实施为可能的前提下，本技术领域具有通常知识者能够依本说明书的揭露内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。

在解码效能的考量下，ldpc解码器大多采用平行运算的架构。举例来说，准循环低密度奇偶校验码(quasi-cycliclow-densityparity-check,qc-ldpc)的校验矩阵包含多个子矩阵，其为360*360的单位矩阵(identitymatrix)，因此qc-ldpc解码器多采用360组相同的解码电路对校验矩阵进行平行解码运算。

请参阅图1，图1为根据本发明的一实施例所绘示ldpc解码器中的一解码电路100的示意图。如图1所示，解码电路100包含一存储器101、一控制器102以及360组解码单元103-1～103-360。存储器101储存有一校验矩阵h与多笔传送资料，控制器102根据校验矩阵h，一次将对应于一个子矩阵的360笔传送资料分别输入360组解码单元103-1～103-360进行解码来产生修正后的资料；接着，控制器102再将修正后的传送资料存回存储器101，以完成对该360笔传送资料的该次修正。解码单元103-1～103-360可以是多个处理核心，或是一个特殊应用集成电路(application-specificintegratedcircuit,asic)的多个引擎(engine)，但不以此为限。关于控制器102的实作方式，与解码单元103如何对传送资料进行解码以及实作方式为已知技术，在此不予详述。

举例来说，请参阅图2，图2为根据本发明的一实施例所绘示一校验矩阵h的解码排程示意图。如图2所示，校验矩阵h以子矩阵为单位在纵向上可划分为10列，校验矩阵h以子矩阵为单位每一列包含4个子矩阵，其中子矩阵可为一位移后单位矩阵(shiftedidentitymatrix)。举例来说，校验矩阵h中以子矩阵为单位的第1列(亦即校验矩阵h的第0～359列)包含子矩阵i1-1～i1-4，校验矩阵h中以子矩阵为单位的第2列(亦即校验矩阵h的第360～719列)包含子矩阵i2-1～i2-4，依此类推。换句话说，校验矩阵h一共包含10*4个子矩阵，其他元素均为“0”。在本实施例中，控制器102会依照一解码排程{i1-1～i1-4,i2-1～i2-4,…,i10-1～i10-4}，每次将子矩阵所对应的360笔传送资料分别输入360组解码单元103-1～103-360进行解码，以对传送资料完成一次的修正。

在传送资料根据上述解码排程被修正完一次后，解码电路100输出修正后的传送资料至一校验电路(未绘示)，以判断修正后的传送资料是否收敛。若未收敛，解码电路100根据上述解码排程再次对传送资料进行修正，直至修正后的传送资料收敛为止。

在一实施例中，解码电路中的解码单元的数量可小于360，以降低解码电路的制造成本。举例来说，请参阅图3，图3为根据本发明的另一实施例所绘示ldpc解码器中的一解码电路300的示意图。如图3所示，解码电路300包含一存储器301、一控制器302以及w(w<360)组解码单元303-1～303-w。在一实施例中，解码电路300中的解码单元的数量，为解码电路100中的解码单元的数量的q/p，即w＝360×q/p，其中p,q为互质，q/p<1，且p是360的因数。

然而，当解码电路中解码单元的数量小于360时，校验矩阵的解码排程须特别设计，否则会影响解码效能。举例来说，请参阅图4a～4c，图4a～4c为根据本发明的一实施例所绘示一校验矩阵h的解码排程示意图。假设w＝240(亦即q＝2且p＝3)，则如图4a～4c所示，每一子矩阵的一第一区块b1(如图4a的斜线区块所示)包含子矩阵的第1～240列，每一子矩阵的一第二区块b2(如图4b的斜线区块所示)包含子矩阵的第121～360列，每一子矩阵的一第三区块b3(如图4c的斜线区块所示)包含子矩阵的第1～120与第241～360列。

在本实施例中，控制器302为一处理器，但本发明并不以此为限，在其他实施例中，控制器302亦可为一特殊应用集成电路(application-specificintegratedcircuit，asic)、一可编程逻辑门阵列(fieldprogrammablegatearray，fpga)或一数字信号处理器，(digitalsignalprocessor，dsp)。图5为本发明准循环低密度奇偶校验码的解码方法的一实施例的流程图。以下将配合图5说明图4a～4c的解码排程。首先，控制器302选取第一区块b1(步骤s510)，然后控制器302依照一解码排程{i1-1～i1-4,i2-1～i2-4,…,i10-1～i10-4}，每次将子矩阵的第一区块b1所对应的240笔传送资料分别输入240组解码单元303-1～303-240进行解码(步骤s520～s540执行40次)。接着，控制器302根据仍有未完成解码的区块的一判断(步骤s550)，选取第二区块b2(步骤s510)，并再依照一解码排程{i1-1～i1-4,i2-1～i2-4,…,i10-1～i10-4}，每次将子矩阵的第二区块b2所对应的240笔传送资料分别输入240组解码单元303-1～303-240进行解码(即步骤s520～s540执行40次)。接着，控制器302根据仍有未完成解码的区块的一判断(步骤s550)，选取第三区块b3，并再依照一解码排程{i1-1～i1-4,i2-1～i2-4,…,i10-1～i10-4}，每次将子矩阵的第三区块b3所对应的240笔传送资料分别输入240组解码单元303-1～303-240进行解码(即步骤s520～s540执行40次)，最后输出修正后的传送资料(步骤s560)至一校验电路(未绘示)，以判断修正后的传送资料是否收敛。若未收敛，解码电路100根据上述解码排程再次对传送资料进行修正，直至修正后的传送资料收敛为止。

值得注意的是，相较于控制器102对传送资料每完成一次修正后，便输出修正后的传送资料进行收敛的判断，控制器302是在对传送资料每完成两次修正后，才输出修正后的传送资料进行收敛的判断，如此一来，可减少收敛的判断次数，加快传送资料的收敛速度，提高解码效能。

此外，对于校验矩阵h中同一元素“1”所对应的传送资料而言，不会连续地被解码(例如240组解码单元303-1～303-240先依序分别对子矩阵i1-1的第一、第二、第三区块b1、b2、b3所对应的240笔传送资料进行解码，接着依序分别对子矩阵i1-2的第一、第二、第三区块b1、b2、b3所对应的240笔传送资料进行解码，依此类推)，导致无效的解码。

再者，每次解码时，控制器302不会输入对应于不同子矩阵的传送资料至240组解码单元303-1～303-240(例如输入对应于矩阵i1-1的120笔传送资料至解码单元303-1～303-120，输入对应于矩阵i1-2的120笔传送资料至解码单元303-121～303-240，来同时对不同子矩阵所对应的传送资料进行解码)，以提高解码效能。更详细地说，由于传送资料在存储器301的存放方式被设计，当读出或存入同一子矩阵所对应的传送资料时，仅需对存储器301进行一次存取，而当取出或存入不同子矩阵所对应的传送资料时，需对存储器301进行一次以上的存取。因此，若240组解码单元303-1～303-240同时对2个子矩阵所对应的传送资料进行解码，控制器302须对存储器301进行4次存取(读出时存取2次，存入时存取2次)，如此一来，便降低了解码电路300的解码效能。

上述校验矩阵h的列数及每一列包含的子矩阵个数仅用以例示，非用于限定本发明。

由于本技术领域具有通常知识者可借由本案的装置发明的揭露内容来了解本案的方法发明的实施细节与变化，因此虽然本发明的实施例如上所述，然而这些实施例并非用来限定本发明，本技术领域具有通常知识者可根据本发明的明示或隐含之内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。