本发明主要涉及到时钟频率锁定和相位锁定相关的数字集成电路设计领域，是涉及一种可用于电机转速控制器，驱动led的pwm控制器、渡越时间(tof)测量、距离测量、时间测量、电网控制、网络时间同步等工业应用领域的全数字锁频锁相方法。
背景技术：
锁频环(fll)和锁相环(pll)是现代电子系统中经常使用的电路结构。高端锁相环通常用于生成载波的无线通信频率。在这种情况下，高频率和相位噪声是主要的设计问题。锁相环和锁频环也被用于控制电动机速度的应用程序中。要说最广泛使用的地方还是芯片上的用于控制数据流的时钟震荡器，这里面最关键的部分就是振荡器，也就是我们传统意义上所说的电压控制振荡器(vco)。rc振荡器和lc振荡器是比较常见的两种电压控制振荡器结构。它们都是通过改变作用在控制端口的电压/电流来控制振荡频率。这种锁频环和锁相环一般都使用模拟电路方法设计，因为它们的很多内部结构都是模拟电路。
近年来，数字锁相环路(adpll)在锁相环家庭成员成为新的主角。它最显著的特点就是它的振荡器。因为它的频率是被一个数字变量所控制，所以又被称为数字控制振荡器。adpll一定程度上避免了模拟电路设计的复杂性,这使得它被应用在一些高端数字电路中。然而，这里所说的数字控制振荡器，其内部结构并非全数字电路。它里面包含很多模拟电路。之所以被称为数字振荡器，仅仅只是因为它通过数字变量控制频率而已。
因此，在一定频率范围内，如何实现在对任意频率粒度的时钟信号快速完成频率和相位锁定是现阶段所有锁频锁相环路都要面临的技术瓶颈。
技术实现要素：
本发明的目的是针对现有技术的不足，提供一种鉴频器以及一种同时锁定频率和相位的全数字环路系统。
本发明的目的是通过以下技术方案实现的：一种鉴频器，该鉴频器对两种时钟信号进行频率大小鉴定，包括以下步骤：
(1)对待鉴频的两个信号f1和f2进行二分频处理，使其占空比为50％，分别输出信号fa和fb；
(2)在fa的时钟上升沿tn对fb进行采样，得到电平值(电位高度)s1，随后在fa的时钟下降沿(tn+tn+1)/2再次对fb进行，采样得到电平值s2，在fa的下一个周期的上升沿tn+1对fb进行采样，得到电平值s3，上升沿tn、下降沿(tn+tn+1)/2、上升沿tn+1的采样构成一个采样集。并统计tn～tn+1期间，fb的电平翻转次数n。
(3)对s1与s2的值进行异或运算得到c[0]，同样的对s2和s3进行异或运算得到c[1]。
(4)如果n>1，则fa的周期比fb的周期大，即fa的频率小于fb；
如果n≤1，且c[0]和c[1]同时为1，则fa与fb的周期相等，即频率相等；
如果n≤1，且c[0]和c[1]不同时为1，则fa的周期小于fb，即fa的频率大于fb。
一种同时锁定频率和相位的环路系统，所述系统包括激发模块、鉴相器、控制模块、数控振荡器以及鉴频器，所述环路的输入端和输出端均与鉴相器、鉴频器相连，该系统通过以下步骤实现频率和相位的锁定：
(1)鉴频器采集输入时钟信号与环路输出信号，对两个时钟信号的频率值进行频率比较，得到两者的大小关系。
(2)鉴频器将对比结果(鉴频数据)送至控制模块，控制模块根据该结果对数控振荡器的频率控制字进行修改，使得数控振荡器的输出信号的频率与输入时钟信号的频率相等。
(3)激发模块采集鉴频器的鉴频数据，当接收到连续m(m为大于等于2的整数)个表示频率相等的鉴频结果，则频率已锁定，激发模块输出一个使能信号到鉴相器，触发鉴相器工作，并关闭鉴频器。
(4)鉴相器采集输入时钟信号与环路输出信号，在环路输出信号的上升沿对输入时钟信号进行采样，如果采到的输入时钟信号的值是高电平1，就认为环路输出信号的相位滞后于输入时钟信号，如果采样得到输入时钟信号的值是低电平0，就认定环路输出信号的相位超前于输入时钟信号。
(5)鉴相器将相位鉴定结果输出给控制模块。控制模块根据相位鉴定结果，对数控振荡器的频率控制字进行修改，使得数控振荡器的输出信号的相位发生改变。
(6)激发模块采集鉴相器的鉴相数据，当相位关系由超前变为滞后或者由滞后变为超前，则相位已锁定，激发模块输出一个使能信号到鉴频器，触发鉴频器工作，并关闭鉴相器。
进一步地，还包括分频器，所述分频器对输入到鉴频器和鉴相器的环路输出信号进行分频。
进一步地，所述数控振荡器为基于taf‐dps技术的数控振荡器，包括两个k‐>1多工器、一个2‐>1多工器、一个d型反转触发器和一个逻辑控制模块。该taf‐dps数控振荡器将频率为f△的k路等相差信号作为输入信号freq，两个逻辑相邻的相位跨度是d＝1/(k·f△)。输入信号freq到taf‐dps数控振荡器作为输出的控制信号clk_out，clk_out的频率为ttaf＝freq·d，其中2≤freq≤2^k。
进一步地，数控振荡器的信号源可以为2^n个(其中n为任意整数)，相应的频率控制字位数为n+1。
进一步地，所述数控振荡器的多相位信号源通过环形行波振荡器获得。该振荡器由差分传输线和cmos反相器对组成，利用传输线的lc特性，在差分传输线中建立轮转行波。
本发明的有益效果在于：本发明所阐述的锁频锁相环路是全数字电路的，所以成本会很低。同时，独特的三段式鉴频方法可以在每个输入时钟周期都输出频率比对结果，从而方便后续电路模块进行调频工作，减少整体的锁频时间。同样的，鉴相器也是在每一个输时钟周期输出鉴相结果，以此来减少鉴相时间。而且，本设计的输出信号的生成与输入信号无关，输出信号的质量可以得到保障。如果同时搭配taf‐dps一起使用的话，更能达到很小的频率粒度，最终，在一定的频率范围内快速实现任意频率值的频率和相位锁定。
附图说明
图1为时间平均频率的示意图；
图2为基于taf‐dps数控振荡器的工作原理图；
图3为k路等相差信号的生成电路结构框图；
图4为本发明鉴频器的工作原理图；
图5为本发明的锁频锁相环路结构框图；
图6为本发明的相位调节原理图；
图7为基于taf‐dps数控振荡器的仿真测试波形图。
具体实施方式
本发明所用术语“时间平均频率”是修黎明于2008年提出的一种新概念。原理示意图如图1所示，它打破了时钟脉冲序在周期大小上严格保持一致的限制。因此，一个基于taf概念的时钟信号它可以由两个或者更多不同的时钟周期组合而成。通过调节不同周期数的权重可以实现非常小的频率粒度。在一个时钟脉冲之内就能完成频率的快速切换。时间平均频率是应运而生的，因为它可以解决任意频率粒度的产生以及不同频率值之间的立即切换。
时间平均频率周期合成(time‐average‐frequencydirectperiodsynthesis,taf‐dps)是一种高速频率合成技术，频率粒度小和频率值迅速切换是他比较显著的两个特点。有实验能够证明该频率合成技术可以达到几个ppb的频率粒度等级。
如图2所示，基于taf‐dps技术的数控振荡器由以下部分组成：两个k‐>1多工器、一个2‐>1多工器、一个d型反转触发器和一个逻辑控制模块。这个taf‐dps数控振荡器将频率为f△的k路等相差信号作为输入，两个逻辑相邻的相位跨度是d＝1/(k·f△)。输入信号freq到taf‐dps数控振荡器作为输出频率的控制信号，输出信号clk_out的频率为ttaf＝freq·d。其中k路等相差信号可以由图3所示的三种方法获得。
实施例1
首先，对两种时钟信号进行频率大小鉴定，包括以下步骤：
(1)对待鉴频的两个信号f1＝416.6666khz和f2＝312.5khz进行二分频处理，使其占空比为50％，分别输出信号fa＝208.3333khz和fb＝156.25kh；
(2)如图4所示，在fa的时钟上升沿tn对fb进行采样，得到电平值(电位高度)s1＝1，随后在fa的时钟下降沿(tn+tn+1)/2再次对fb进行，采样得到电平值s2＝0，在fa的下一个周期的上升沿tn+1对fb进行采样，得到电平值s3＝0，上升沿tn、下降沿(tn+tn+1)/2、上升沿tn+1的采样构成一个采样集。并统计tn～tn+1期间，fb的电平翻转次数n＝1。
(3)对s1与s2的值进行异或运算得到s123[0]＝1，同样的对s2和s3进行异或运算得到s123[1]＝0。
(4)因为n＝1≤1，且s123[0]＝1和s123[1]＝0不同时为1，则fa的周期小于fb，即fa的频率大于fb。该对比结果与实际频率大小关系相符合。
实施例2
将上述的数控振荡器与鉴相器、鉴频器、激发模块和控制模块相连构成环路结构，该系统能够锁定156.25khz～2.5mhz范围内的任意频率大小输入信号的频率和相位。
通常情况下，所述数控振荡器的多相位信号源通过环形行波振荡器获得。该振荡器由差分传输线和cmos反相器对组成，利用传输线的lc特性，在差分传输线中建立轮转行波，具有结构简单、低功耗、低抖动的优点。
作为优选的技术方案，上述的数控振荡器采用基于taf‐dps技术的数控振荡器，基于xilinxspartan‐3的fpga硬件平台实现本发明，首先将板上自带的50mhz时钟信号分频得到fi＝5mhz，然后通过链式分频器生成16路等相差信号组k，其中相位差δ＝200ns，由此可以计算得到taf‐dps输出信号的频率范围为156.25khz～2.5mhz，对应频率控制字f的取值范围为2～32。外加驱动时钟更改频率控制字对taf‐dps数控振荡器进行测试，测试结果如图7所示，可以看到其输出频率的范围与计算结果一致。
当输入fin＝208.3333khz时，对应的环路输出信号初始值为fdco＝156.25khz(频率控制字f＝32)，经过实施例1中的比较之后得到一个对比结果，这时候对比结果会被送至控制模块，控制模块根据输出频率低于输入频率这个结果，减小数控振荡器的频率控制字，令其f＝31，这时输出信号的频率值会相应变化为fdco＝161.2903khz，此时鉴频再一次将输出信号同输入信号进行比较，得出结果，然后调整输出频率，直到f＝24，输出fdco＝208.3333khz＝fin。鉴频器鉴定结果为频率相等，激发模块检测到频率已经锁定，接着就打开鉴相器，即令鉴相器的使能端有效，同时关闭鉴频器。
鉴相器对环路输出信号和环路输入信号的相位关系进行鉴定，当相位关系为fdco超前于fin，这时候就需要在一个周期内，更改频率控制字f来fdco的相位，调相原理如图6所示，每更改一次频率控制字f，相位差就会缩短δ＝200ns，(1)直到相位关系发生变化也就是说环路输出信号与输入信号的相位差小于200ns时，则认为两个信号完成了锁相操作。至此，环路完成了对频率和相位的锁定。
以下结合实施例和说明书附图进一步说明本发明。实施例内容的目的在于进一步阐明本发明的思路并提供一种可行的实现方法，其并不对本发明进行限定，本领域内的技术人员以本发明中的实施例为根据做的结构、方法、或功能上的调整均在本发明的保护范围内。