本说明书涉及差分电平移位电路。
背景技术：
电平移位电路可用于例如高压集成电路(HVIC)应用中。然而，已知的电平移位电路可能由于噪声而具有短时脉冲干扰问题。滤波电路和/或滞后缓冲器(例如，施密特触发器)可包括在已知电平移位电路中以处理短时脉冲干扰问题。这些附加的电路元件可能导致不期望的传播延迟。
技术实现要素：
本实用新型的一个目的是提供电路。
在一般方面，电路可包括具有多个晶体管的比较级和具有电流镜的电流镜级。比较级可被配置为在由电流镜级产生主信号之前产生抵消信号。
根据本实用新型的一个方面，提供一种电路，所述电路包括：包括多个晶体管的比较级；以及包括电流镜的电流镜级，所述比较级被配置为在由所述电流镜级产生主信号之前产生抵消信号，其中所述比较级包括被配置为被改变为至少部分导通状态的第一晶体管，所述比较级被配置为响应于输入信号而在输出端处产生所述抵消信号。
在一些实施例中，所述抵消信号是在所述电流镜级中的第二晶体管变为导通状态之前产生的，所述第二晶体管也耦接到输出端。
在一些实施例中，所述抵消信号防止在所述输出端处产生所述主信号。
在一些实施例中，所述抵消信号的量级大于所述主信号的量级，使得当进入到所述比较级中的设置输入和复位输入相同时，所述抵消信号抵消所述主信号。
在一些实施例中，所述比较级包括第一导电类型的晶体管，并且所述电流镜级包括与所述第一导电类型相反的第二导电类型的晶体管。
根据本实用新型的另一个方面，提供一种电路，所述电路包括：比较级，所述比较级包括第一导电类型的第一晶体管和所述第一导电类型的第二晶体管，所述第一导电类型的所述第一晶体管耦接到复位输入和设置输出，所述第一导电类型的所述第二晶体管耦接到设置输入和复位输出；以及电流镜级，所述电流镜级包括处于电流镜配置的第二导电类型的第一晶体管和所述第二导电类型的第二晶体管。
在一些实施例中，所述比较级被配置为在由所述电流镜级产生主信号之前提供抵消信号。
在一些实施例中，响应于所述设置输入变为低值并且所述复位输入变为高于所述低值的值，所述设置输出变为所述低值。
根据本是实用新型的又一个方面，提供一种电路，所述电路包括：比较级，所述比较级包括第一导电类型的第一晶体管和所述第一导电类型的第二晶体管；以及电流镜级，所述电流镜级包括位于所述电路的第一侧上的第一电流镜中的第二导电类型的第一晶体管，以及位于所述电路的第二侧上的第二电流镜中所包括的所述第二导电类型的第二晶体管，所述第一导电类型的所述第一晶体管位于所述电路的所述第一侧上并耦接到第二电流镜，所述第一导电类型的所述第二晶体管位于所述电路的所述第二侧上并耦接到第一电流镜。
在一些实施例中，所述第一电流镜耦接到第一输出，并且所述第二电流镜耦接到第二输出，所述电路进一步包括：所述第一导电类型的第三晶体管，所述第一导电类型的所述第三晶体管包括在所述电路的所述第一侧中并耦接到所述第一输出，以及所述第一导电类型的第四晶体管，所述第一导电类型的所述第四晶体管包括在所述电路的所述第二侧中并耦接到所述第二输出。
在一些实施例中，所述第一导电类型的所述第一晶体管耦接到复位输入和设置输出，所述第一导电类型的所述第二晶体管耦接到设置输入和复位输出；并且由所述比较级产生的抵消信号与由所述电流镜级产生的主信号的比较作为所述电路的输出被提供。
一个实施例已经解决了技术问题中的至少一个并且实现了本实用新型的相应的有利效果。
附图说明
图1是示出电平移位电路的框图。
图2是示出与其他部件耦接的电平移位电路的框图。
图3是示出包括在电平移位电路中的元件的示例的图。
图4A至图4F示出图3所示的电路的运行。
图5是示出本文所述的电平移位电路的运行的曲线图。
图6是示出本文所述的电平移位电路的运行的另一个曲线图。
具体实施方式
图1是示出电平移位电路100的框图。在一些实施方式中，电平移位电路100可称为差分电平移位电路或称为噪声抵消电路。在一些实施方式中，电平移位电路100可被包括作为控制半桥级的栅极驱动器的一部分。
电平移位电路100是比已知的电平移位电路更简单且更快的差分电平移位电路。电平移位电路100可在高电压集成电路(HVIC)中具有对外部 dv/dt噪声的自然相对较高的抗扰性。
如图1所示，电平移位电路100具有进入比较级110中的输入端VRIN 和VSIN(它们可分别单独被称为复位输入端和设置输入端)以及位于比较级110和电流镜级120之间的输出端VROUT和VSOUT(它们可分别单独被称为复位输出端和设置输出端)。输出端VROUT和VSOUT的电压是基于电流镜级120(例如，包括在电流镜级120中的晶体管)来确定的。具体地讲，比较级110可提供在时间上首先(例如，第一时间)产生的抵消信号(例如，第一信号)，并且电流镜级120中的晶体管可提供相对于抵消信号在时间上稍后(例如，第二时间)产生的主信号(例如，第二信号)。在一些实施方式中，本文中的信号可以是电流和/或电压。
由于电流镜级120处的主信号在比较级110处的抵消信号之后的顺序，电平移位电路100的运行可能相当快。因此，可以避免由于噪音而引起的短时脉冲干扰。可以消除滤波电路和/或滞后缓冲器(例如，施密特触发器)(其可被包括在已知电平移位电路中)。在该电路的一些实施方式中，与包括例如滤波器和/或滞后缓冲器的其他电平移位电路相比，电平移位电路100可具有减少二至三倍的传播延迟。在一些实施方式中，电平移位电路100的开关速度可在小于10纳秒(例如，8ns、7ns)的量级上。
在一些实施方式中，由比较级110生成的电流可被称为减法信号或称为抵消信号。在一些实施方式中，由电流镜级120生成的信号可被称为加法信号或称为主信号。在一些实施方式中，加法和减法的概念可用于抵消差分比较电路中的共模信号。
电平移位电路100可对噪声具有鲁棒性，并且可对加电序列问题和噪声具有相对较高的抗扰性。即使没有滤波和滞后缓冲器，即使在各种工艺拐角处，电平移位电路100也可表现出很少的故障，甚至没有故障。
电平移位电路100可具有比已知电平移位电路更小的电路尺寸。电平移位电路100可具有较少数量的栅极来开关，并且因此可以比已知电平移位电路解决方案更低的功率来运行。另外，由于电平移位电路100是相对简单的小电路，所以它可能具有较少的工艺缺陷和变化的问题。
电平移位电路100的两个不同侧(侧L和侧R)用竖直虚线示出。如图1所示，设置输出端VSOUT在电平移位电路100的与复位输入端VRIN 相同的一侧上。另外，如图1所示，复位输出端VROUT在电平移位电路 100的与设置输入端VSIN相同的一侧上。这可能与其他电平移位电路形成对比，其中设置输入端和设置输出端将在电平移位电路的同一侧上，并且其中复位输入端和复位输出端将在电平移位电路的同一侧上。
电平移位电路100的运行可以与电路形成对比，其中比较级可首先提供主信号，并且电流镜级可稍后提供抵消信号。在此类实施方式中，如上所述，可能需要附加的滤波器(例如，R-C滤波器)、晶体管和/或电路 (例如，滞后比较器)来解决短时脉冲干扰。在电平移位电路100中，抵消信号与主信号的比较被提供为电平移位电路100的输出而无需短时脉冲干扰处理(例如，无需短时脉冲干扰处理电路)。另外，在此类实施方式中，由于附加的滤波器、晶体管和/或电路，主信号可以相对较慢的速率产生。
电平移位电路100可用于各种应用中。一个此类电路290示于图2 中，其为示出与跟输出驱动器相关联的其他部件耦接的电平移位电路100 的框图。如图2所示，电路290耦接到高端电源VB和高端电源回路VS (或地(例如，GND，低端电源回路))。虽然未示出，但低端电源VDD 也可结合电路290使用。
如图2所示，电平移位电路100经由N型MOSFET(例如，高电压横向扩散MOSFET(LDMOS))N1和N2在输入端VRIN和VSIN处从脉冲发生器210接收输出RST和SET。电平移位电路100的输出端VROUT和 VSOUT可分别耦接到触发器FF的复位输入端R和设置输入端S。触发器 FF可耦接到欠压锁定电路(UVLO)和驱动器220。驱动器220可被配置为产生高输出HO。
图3是示出包括在电平移位电路300(例如，电平移位电路100)中的元件(例如，晶体管、电阻器等)的示例的图。在该实施方式中，电平移位电路300包括比较级310中的P型(或P沟道)晶体管M1至M4以及电流镜级320中的N型(或N沟道)晶体管M7至M9。比较级310包括(例如，可仅包括)第一导电类型的晶体管，并且电流镜级包括(例如，可仅包括)与第一导电类型相反的第二导电类型的晶体管。晶体管可被称为具有其标记的晶体管(例如，晶体管M1)，或者简称为其标记(例如， M1)。在一些实施方式中，P型可被称为第一导电类型，并且N型可被称为与第一导电类型相反的第二导电类型。在一些实施方式中，N型可被称为第一导电类型，并且P型可被称为与第一导电类型相反的第二导电类型。
如图3所示，复位输入端VRIN耦接到P型晶体管M1和M3的栅极 (在电平移位电路300的侧L上)，并且设置输入端VSIN耦接到P型晶体管M2和M4的栅极(在电平移位电路300的侧R上)。N型晶体管M7 与N型晶体管M8S在电流镜级320中(在电平移位电路300的侧L上)以电流镜配置布置。N型晶体管M9与N型晶体管M8R在电流镜级320中 (在电平移位电路300的侧R上)以电流镜配置布置。在一些实施方式中，可使用单个晶体管来代替单独的晶体管M8S和M8R。M7可包括在第一电流镜中(在侧L上)并且M9可包括在第二电流镜中(在侧R上)。
如图3所示，P型晶体管M1的漏极耦接到N型晶体管M7的漏极。设置输出端VSOUT耦接到晶体管M1和M7的漏极。晶体管M8R的漏极 (其在侧R上)耦接到晶体管M3的漏极(其在侧L上)。
如图3所示，P型晶体管M2的漏极耦接到N型晶体管M9的漏极。复位输出端VROUT耦接到晶体管M2和M9的漏极。晶体管M8S的漏极 (其在侧L上)耦接到晶体管M4的漏极(其在侧R上)。晶体管M1至M4的源极耦接到高端电源电压(VB)或干线电压(未示出)，并且晶体管 M7至M9的源极耦接到高端电源回路电压(VS)或干线电压(未示出)。
如图3所示，设置输出端VSOUT位于电平移位电路300的与复位输入端VRIN相同的一侧上。具体地讲，VRIN和VSOUT两者均在比较级 310中耦接到P型晶体管M1的节点(即，分别为栅极和漏极)。复位输出端VROUT在电平移位电路300的与设置输入端VSIN相同的一侧上。具体地讲，VSIN和VROUT两者均在比较级310中耦接到P型晶体管M2的节点(即，分别为栅极和漏极)。如上所述，这可能与其他电平移位电路形成对比，其中设置输入端和设置输出端将在电平移位电路的同一侧上，并且其中复位输入端和复位输出端将在电平移位电路的同一侧上。
如图3所示，电阻器R1耦接在晶体管M1的源极和漏极之间。类似地，电阻器R2耦接在晶体管M2的源极和漏极之间。在一些实施方式中， R1和R2可用作上拉电阻器。在到输入端VRIN或输入端VSIN没有输入的情况下，R1和R2将导致输出端VSOUT和VROUT保持在高端电源电压电平处。
在一些实施方式中，晶体管M1至M4中的两个或更多个可为相同尺寸。在一些实施方式中，晶体管M7至M9中的两个或更多个可为相同尺寸。在一些实施方式中，M7和/或M9可小于M8S和/或M8R。晶体管尺寸可用于改善对晶体管和/或侧L与侧R之间的输入端的失配的抗扰性。
在一些实施方式中，比较级310中的晶体管M1和M2的尺寸(例如，栅极宽度尺寸、物理尺寸)各自大于比较级310中的晶体管M3和M4中的每个晶体管。在一些实施方式中，比较级310中的晶体管M1和M2中的每个晶体管的尺寸(例如，栅极宽度尺寸、物理尺寸)为比较级310中的晶体管M3和M4中的每个晶体管的1.2倍。在一些实施方式中，晶体管M1 和M2中的一个或多个晶体管的尺寸(例如，栅极宽度尺寸)小于晶体管 M3和M4中的一个或多个1.2倍或大于其1.2倍。在一些实施方式中，尺寸的差异可以被实现为对侧L和侧R之间的处理(例如，制造)变化具有鲁棒性。在一些实施方式中，比较级310中的晶体管M1和M2的尺寸各自分别大于比较级310中的晶体管M3和M4，并且晶体管M7和M9分别与晶体管M8S和M8R的尺寸相同。在一些实施方式中，比较级310中的晶体管M1和M2分别大于(例如，显著大于)比较级310中的晶体管M3和M4，并且晶体管M7和M9分别大于(例如，显著大于)晶体管M8S和 M8R。在一些实施方式中，比较级310中的晶体管M1和M2分别与比较级 310中的晶体管M3和M4的尺寸相同，并且晶体管M7和M9分别小于晶体管M8S和M8R。在一些实施方式中，晶体管的尺寸设定可被定义为使得抵消信号(由晶体管M1/M2产生)比主信号(由晶体管M7/M9产生)更大(例如，量级更大)，使得在输入端VRIN和输入端VSIN是相同电平 (例如，量级)的情况下，抵消信号抵消主信号。
在一些实施方式中，晶体管M1和晶体管M2的尺寸可大于晶体管M3 和晶体管M4中的每个晶体管(例如，约1.2倍)，并且M7至M9可为相同尺寸。晶体管的尺寸可被调节(例如，以1.1倍定义，以1.3倍定义)以实现不同的期望结果。上述这些尺寸可与其他电平移位电路形成对比。在一些实施方式中，电平移位电路300的晶体管的尺寸可被设定成使得比较级310将生成足够大的信号以抵消/减去由电流镜级320生成的主信号。在输入端VRIN和VSIN上的信号为相同(例如，相同的值或电平)的情况下，该尺寸设定可以是特别重要的。
如上所述，电平移位电路300被配置为控制在比较级310和电流镜级 320之间处理的信令以产生输出VSOUT和VROUT。来自M2/M9和 M1/M7的漏极的信令相对于已知的电平移位电路翻转。如上所述，由于翻转配置，这导致输出VSOUT和VROUT被交换(在侧L和侧R之间)。当VRIN和VSIN为高值时，在M1和M2的漏极(和/或输出端VSOUT和 VROUT)处的信号为高值，当VRIN或VSIN为低值时，所述信号中的至少一个可被移动到低值。
作为另一个示例，当在M1的栅极处的信号为低值(例如，VRIN) (并且在M2的栅极处的信号高于在M1的栅极处的信号)时，在M1的漏极处的信号为高值(例如，VSOUT)，并且在M2的漏极处的信号为低值 (例如，VROUT)。当在M2的栅极处的信号为低值(例如，VSIN)(并且在M1的栅极处的信号高于在M2的栅极处的信号)时，在M2的漏极处的信号为高值(例如，VROUT)，并且在M1的漏极处的信号为低值(例如，VSOUT)。当在M1和M2的栅极处的信号为低值(例如，VRIN、 VSIN)时，在M1和M2的漏极处的信号为高值(例如，VROUT、 VSOUT)。
虽然图1至图3示出具有电压输入端VRIN和VSIN的电路，但在一些实施方式中，也可以修改电路以处理电流的比较。即使在此类实施方式中，比较级310可提供抵消信号(其在时间上首先产生(例如，第一时间，第一信号))，而电流镜级320中的晶体管可提供主信号(其相对于抵消信号在时间上稍后(例如，第二时间)产生(例如，第二信号))。
图4A至图4F示出图3所示的电路的运行。图4A至图4F示出在x轴上的高值(由H表示)和低值(由L表示)以及在y轴上的时间(向右增加)。这些图可代表电路行为，并且一些定时、阈值等等可根据电路元件而变化。
如图4A和图4B所示，在时间T0处，VRIN和VSIN两者均处于高值。这将导致M1至M4全部(未示出)处于关断状态。因此，在时间T0 处，在M7和M9(在图4C和图4D中分别示出为M7_G和M9_G)的栅极处的电压处于低值(其中M7至M9处于关断状态)。在时间T0处，分别在图4E和图4F中的VSOUT和VROUT两者均处于高值(经由电阻器R1 和R2)。
如图4A和图4B所示，在时间T1处，VSIN变为低值，并且VRIN从高值移动到较低值(例如，中值，但不是低值)。这将导致M2和M4变为导通状态，并且M1和M3可被改变为至少部分导通状态。因此，从图4C 所示的时间T1开始，在M7的栅极处的电压将上升直到M7在大约时间T2 处变为导通状态。这将导致如图4E所示的VSOUT被下拉到低值。如图 4D所示的M9的栅极从时间T1开始上升，但是M9不下拉如图4F所示的 VROUT，因为M2(其完全导通并且比M9更大(例如，1.2倍大))将 VROUT保持在高值处。
如上所述，可使用晶体管尺寸来改善对噪声的抗扰性和侧L与侧R之间的输入端失配的抗扰性。作为非限制性示例，在一些实施方式中，由于晶体管尺寸的差异，晶体管M1的电流比晶体管M3的电流更大(例如， 1.2倍大)。为了使VSOUT从高值切换到低值，晶体管M7被设置为流过甚至比晶体管M1可提供更大的电流。为此，与要求输入端VSIN低于输入端VRIN的晶体管M3相比，晶体管M4可生成更多的电流(例如，1.2倍多的电流)。输入端VSIN低于输入端VRIN电压差，该电压差可允许晶体管M4与晶体管M3相比生成更多的电流(例如，1.2倍多的电流)。如果该输入电压差(VSIN和VRIN之间的差异)大于其他电路或噪声生成的可能的输入电平失配，则可以正确地运行。
如上所述，晶体管尺寸可用于改善对晶体管中失配(例如，阈值电压失配、电路失配)的抗扰性。作为非限制性示例，与晶体管M3相比，晶体管M1的物理尺寸可更大，所以晶体管M1可处理比晶体管M3更大的电流。如果输入端VRIN和VSIN为相同电压(例如，完全相同的电压)并且侧L和侧R匹配(例如，完全匹配)，则晶体管M1和晶体管M2可流过比晶体管M7和晶体管M9可允许的更多的电流(例如，1.2倍多的电流)。输出端VSOUT和VROUT将保持为高，这可能是理想的结果。即使在侧L和侧R之间存在失配(例如，1.2倍失配)，输出端VSOUT和 VROUT两者仍将根据需要保持为高。
如上所述，来自M1至M4的信号(其在比较级310中)是在由M7至 M9产生信号(其在电流镜级320中)之前产生的。如图所示，M1至M4 变化状态与VSOUT输出变化之间的延迟相对较快，并且大致基于M7的栅极从时间T1开始上升到达时间T2处的阈值电压(和导通状态)的时间。
在时间T3处(在该配置中)，VRIN和VSIN均变为高值，并且电路的状态返回到与时间T0处相同的状态。
如图4A和图4B所示，在时间T4处，VRIN变为低值，并且VSIN从高值移动到较低值(例如，中值，但不是低值)。这将导致M1和M3变为导通状态，并且M2和M4可被改变为至少部分导通状态。因此，从图4D 所示的时间T4开始，M9的栅极处的电压将上升直到M9在大约时间T5处变为导通状态。这将导致如图4F所示的VROUT被下拉到低值。如图4C 所示的M7的栅极从时间T4开始上升，但是M7不下拉如图4E所示的 VSOUT，因为M1(其完全导通并且比M7更大(例如，1.2倍大))将 VSOUT保持在高值处。
如上所述，来自M1至M4的信号(其在比较级310中)是在由M7至 M9产生信号(其在电流镜级320中)之前产生的。如图所示，M1至M4 变化状态与VROUT输出变化之间的延迟相对较快，并且大致基于M9的栅极从时间T4开始上升到达时间T5处的阈值电压(和导通状态)的时间。
换句话讲，M1至M4的状态分别响应于VRIN和VSIN的状态的变化而立即(或相对较快地)改变。因此，在来自M7至M9的信号之前，分别在VSOUT和VROUT处产生由M1至M4产生的信号。这是因为M7至 M9的栅极电压需要时间来充电，并且在VSOUT和/或VROUT处比M1至 M4更慢地产生信号。
电平移位电路300被配置为使得改变比较级310的输出端(VSOUT或 VROUT)上的状态的信号将晚于维持比较状态的信号到达相同状态。例如，当在时间T1处开关时，M7将VSOUT的状态变为低值，并且该信号比在比较级310中由晶体管产生的信号更迟。晶体管M2(其具有首先出现的信号)将VROUT维持在相同的状态，该晶体管M2包括在比较级310中并且大于晶体管M9(其具有稍后出现的信号)。
在已知的电平移位电路中，在电流镜级中的晶体管的漏极中可能存在短时脉冲干扰，该短时脉冲干扰不存在于电平移位电路300中。此外，电流镜级中的晶体管漏极的上升可能被包括在已知的电平移位电路中的滤波器电路(RC滤波器电路)延迟。在包括施密特触发器电路的一些已知的电平移位电路中，开关速度也可进一步延迟。这些延迟将导致输出电压比时间T1和时间T2之间的时间慢得多，以产生VSOUT和VROUT的输出电压，如图4A至图4F所示。
图5是示出本文所述的电平移位电路(例如，电平移位电路100、电平移位电路300)的运行的曲线图。电压在y轴上示出，并且时间在x轴上示出。曲线图包括表示高端电源电压减去低端电源电压(例如，VB- GND，VB-VS)的曲线510，以及表示在电流镜级中的晶体管漏极处的电压的曲线520(例如，图3所示的晶体管M2和图3所示的晶体管M9的漏极处的电压)。如图5所示，曲线520的电压(例如，晶体管M2的漏极和晶体管M9的漏极的电压)遵循曲线510的高端电源电压。这与已知的电平移位电路形成对比，其中如曲线510所示的这种上升将导致在电流镜级中的晶体管的漏极处的短时脉冲干扰，如曲线530所示。
在与图5相关联的该具体应用中，存在两个电源和两个电源回路(VB：高端电源，VS：高端电源回路，VDD：低端电源，GND：低端电源回路)。与图5相关联的IC(例如，HVIC)的作用可例如将在低端区域中切换的信号转换成在高端切换的信号。在IC运行期间，VB和VS可在维持VB和VS 之间的电压差的同时参考GND立即如此快地增加，这是在VB-GND dV/dt 问题可能发生的情况下。在加电序列期间，VB可参考VS立即构建，这是在VB-VS dv/dt问题可能发生的情况下。
图6是示出本文所述的电平移位电路(例如，电平移位电路100、电平移位电路300)的运行的另一个曲线图。电压在y轴上示出，并且时间在 x轴上示出。曲线图包括表示共模信号(或电压)的曲线610，以及表示电流镜级中的晶体管漏极处的电压的曲线620(例如，图3所示的晶体管M2 和图3所示的晶体管M9的漏极处的电压)。如图6所示，曲线620的电压 (例如，晶体管M2的漏极和晶体管M9的漏极的电压)是稳定的，尽管曲线610的共模信号有变化。这与已知的电平移位电路形成对比，其中如曲线610所示的这种上升将导致在电流镜级中的晶体管的漏极处的短时脉冲干扰，如曲线630所示。
在一个一般方面，电路可包括具有多个晶体管的比较级和具有电流镜的电流镜级。比较级可被配置为在由电流镜级产生主信号之前产生抵消信号。
在一些实施方式中，比较级包括被改变为至少部分导通状态的第一晶体管，并响应于输入信号在输出端处产生抵消信号。在电流镜级中的第二晶体管变为导通状态之前，可产生抵消信号，所述第二晶体管也耦接到输出端。在一些实施方式中，比较级包括被改变为至少部分导通状态的第一晶体管，并响应于输入信号而在输出端处产生抵消信号。抵消信号可防止在输出端处产生主信号。
在一些实施方式中，电路还可包括耦接到包括在比较级中的晶体管的复位输入端，并且设置输出端耦接到晶体管。在一些实施方式中，电路还可包括耦接到包括在比较级中的晶体管的栅极的复位输入端，并且设置输出端耦接到晶体管的漏极。
在一些实施方式中，比较级包括第一晶体管和第二晶体管。第一晶体管和第二晶体管可各自包括耦接到输入端的栅极。第一晶体管可以耦接到输出端，并且可大于第二晶体管。在一些实施方式中，抵消信号的量级大于主信号的量级，使得当进入到比较级中的设置输入端和复位输入端相同时，抵消信号抵消主信号。
在一些实施方式中，比较级包括第一导电类型的晶体管，并且电流镜级包括与第一导电类型相反的第二导电类型的晶体管。在一些实施方式中，抵消信号与主信号的比较以输出的形式被提供而无需短时脉冲干扰处理电路。
在另一个一般方面，电路可包括具有第一导电类型的第一晶体管和第一导电类型的第二晶体管的比较级。第一导电类型的第一晶体管可耦接到复位输入端和设置输出端，并且第一导电类型的第二晶体管可耦接到设置输入端和复位输出端。电路可包括电流镜级，其包括处于电流镜配置的第二导电类型的第一晶体管和第二导电类型的第二晶体管。
在一些实施方式中，比较级被配置为在由电流镜级产生主信号之前提供抵消信号。在一些实施方式中，第一导电类型是P型导电性，第二导电类型是N型导电性。在一些实施方式中，当设置输入端处于低值时，设置输出端为低值。在一些实施方式中，响应于设置输入端处于低值而复位输入端处于高于低值的值，设置输出端为低值。在一些实施方式中，响应于设置输入端变为低值并且复位输入端变为高于低值的值，设置输出端变为低值。
在又一个一般方面，电路可包括比较级，其包括第一导电类型的第一晶体管和第一导电类型的第二晶体管。电路可包括电流镜级，其包括位于电路的第一侧上的第一电流镜中的第二导电类型的第一晶体管，以及位于电路的第二侧上的第二电流镜中的第二导电类型的第二晶体管。第一导电类型的第一晶体管可位于电路的第一侧上并可耦接到第二电流镜。第一导电类型的第二晶体管可位于电路的第二侧上并耦接到第一电流镜。
在一些实施方式中，第一电流镜耦接到第一输出端，并且第二电流镜耦接到第二输出端。电路还可包括第一导电类型的第三晶体管和第一导电类型的第四晶体管，该第三晶体管包括在电路的第一侧中并且耦接到第一输出端，该第四晶体管包括在电路的第二侧中并且耦接到第二输出端。
在一些实施方式中，第一导电类型的第一晶体管和第一导电类型的第三晶体管各自具有耦接到输入端的栅极。在一些实施方式中，第一导电类型的第一晶体管耦接到复位输入端和设置输出端。第一导电类型的第二晶体管可耦接到设置输入端和复位输出端。在一些实施方式中，由比较级产生的抵消信号与由电流镜级产生的主信号的比较以电路的输出的形式被提供。在一些实施方式中，电路被包括在控制半桥级的栅极驱动器中。
还将理解，当元件诸如晶体管或电阻器被称为在另一个元件上，连接到另一个元件，电连接到另一个元件，耦接到另一个元件或电耦接到另一个元件时，其可以直接在另一个元件上，连接或耦接到另一个元件，或者可存在一个或多个中间元件。相反，当元件被称为直接在另一个元件或层上，直接连接到另一个元件或层或直接耦接到另一个元件或层时，不存在中间元件或层。尽管在整个详细描述中术语直接在......上、直接连接到......、或直接耦接到......可能不被使用，但是被示出为直接在......上、直接连接或直接耦接的元件可被称为这样的。可以修改本申请的权利要求 (如果包括的话)，以叙述说明书中描述的或图中所示的示例性关系。
如本说明书中所使用的，除非在上下文中明确指出具体情况，否则单数形式可包括复数形式。空间相对术语(例如，在......上方、在......之上、在......上面、在......下方、在......之下、在......下面、下部等)旨在涵盖除了图中所示的取向之外的使用或运行中的装置的不同取向。在一些实施方式中，相对术语在......上方和在......下方可分别包括垂直在......上方和垂直在......下方。在一些实施方式中，术语相邻可以包括横向邻近或水平邻近。
本文描述的各种技术的实施方式可在(例如，包括在)数字电子电路中，或在计算机硬件、固件、软件中或在它们的组合中实现。方法的部分也可由专用逻辑电路，例如，FPGA(现场可编程门阵列)或ASIC(专用集成电路)来执行，并且设备可被实现为这样的专用逻辑电路。
实施方式可在计算系统中实现，该计算系统包括工业电机驱动器、太阳能逆变器、镇流器、通用半桥拓扑结构、辅助和/或牵引电机逆变器驱动器、开关模式电源、车载充电器、不间断电源(UPS)、后端部件，例如作为数据服务器；或包括中间件部件，例如应用服务器；或包括前端部件，例如，具有图形用户界面或Web浏览器的客户端计算机，用户可以通过该图形用户界面或Web浏览器与实施方式进行交互；或者此类后端、中间件或前端部件的任何组合。部件可通过数字数据通信的任何形式或介质而互连，例如通信网络。通信网络的示例包括局域网(LAN)和广域网(WAN)，例如因特网。
可使用各种半导体处理和/或封装技术来实现一些实施方式。可使用与半导体衬底相关联的各种类型的半导体处理技术来实现一些实施方式，所述半导体衬底包括但不限于例如硅(Si)、砷化镓(GaAs)、氮化镓(GaN)等等。
虽然已经如本文所述示出了所述实施方式的某些特征，但是本领域技术人员将会想到许多修改、替换、改变和等价物。因此，应当理解，所附权利要求旨在覆盖落入实施方式范围内的所有此类修改和改变。应当理解，它们仅作为示例而非限制地呈现，并且可进行各种形式和细节上的改变。除了相互排斥的组合之外，本文描述的设备和/或方法的任何部分都可以任何组合进行组合。本文描述的实施方式可包括所述的不同实施方式的功能、部件和/或特征的各种组合和/或子组合。