具有采样相位检测器的锁相环的制作方法

本申请的示例总体上涉及电子电路，具体地，涉及具有采样相位检测器的锁相环。

背景技术：

锁相环(pll)的带内抖动作用主要由相位检测器和电荷泵噪声决定。通过增加相位检测器和电荷泵的有效增益来减少这种抖动作用。可以通过增加电荷泵电流来增加有效增益。然而，增加电荷泵电流会导致更高的功耗和更高的输出噪声。另外，由于电流源的饱和边际限制，电荷泵电流不能任意增加，尤其是在具有较低电压电源的缩放过程中。因此，希望在不增加电荷泵电流的情况下增加有效增益。

技术实现要素：

描述了用于提供具有采样相位检测器的锁相环(pll)的技术。在示例中，锁相环(pll)电路包括采样相位检测器，其被配置为接收参考时钟和反馈时钟，并被配置为提供第一控制电流和脉冲信号。pll还包括电荷泵，其被配置为基于第一控制电流和脉冲信号生成第二控制电流。pll还包括环路滤波器，其被配置为对第二控制电流进行滤波并生成振荡器控制电压。pll还包括压控振荡器(vco)，其被配置为基于振荡器控制电压生成输出时钟。pll还包括分频器，被配置为从输出时钟生成参考时钟。

可选地，采样相位检测器可以包括：第一控制输入，其被配置为接收用于调整反馈时钟的转换速率的第一控制信号；第二控制输入，其被配置为接收用于调整脉冲信号的脉冲宽度的第二控制信号；第三控制输入，其被配置为接收第三控制信号，第三控制信号用于调节在生成第一控制电流时使用的增益。

可选地，采样相位检测器可以包括：采样器，被配置为使用参考时钟对反馈时钟进行采样以生成控制电压；跨导电路，被配置为将控制电压转换为第一控制电流；以及脉冲发生器电路，被配置为响应于参考时钟生成脉冲信号。

可选地，电荷泵可以包括选择性地耦接在电源电压与通过第一开关提供控制电压的节点之间的第一电流源；和选择性地耦接在参考电压与通过第二开关提供控制电压的节点之间的第二电流源。第一和第二开关的控制输入端可以各自耦接为接收脉冲信号，并且第一和第二电流源的控制输入端可以被耦接以分别接收第一和第二电流。

可选地，采样器可以包括可切换电容器组，其被配置为基于第一控制信号增加或减小采样器的输出端处的电容。

可选地，采样器可以包括反相器，其被配置为基于第二控制信号在采样器的输入端处向反馈时钟提供增大或减小的偏斜。

可选地，脉冲发生器电路可以包括可切换电容器组，其被配置为基于控制信号增加或减小接收参考时钟的路径的电容。

可选地，跨导电路可以包括可变电流源，其基于第一控制信号向差分放大器提供偏置电流。

可选地，跨导电路可以包括响应于第二控制信号的泄放电路。

在另一个示例中，锁相环(pll)系统包括pll和控制电路。pll包括采样相位检测器，其被配置为接收参考时钟和反馈时钟，并被配置为提供第一控制电流和脉冲信号。pll还包括电荷泵，其被配置为基于第一控制电流和脉冲信号生成第二控制电流。pll还包括环路滤波器，其被配置为对第二控制电流进行滤波并生成振荡器控制电压。pll还包括压控振荡器(vco)，其被配置为基于振荡器控制电压生成输出时钟。pll还包括分频器，被配置为从输出时钟生成参考时钟。pll系统还包括耦接到pll的控制电路，被配置为控制采样相位检测器的转换速率、脉冲宽度、或增益中的至少一个。

可选地，采样相位检测器可以包括：第一控制输入，其被配置为从控制电路接收用于调节反馈时钟的转换速率的第一控制信号；第二控制输入，其被配置为从控制电路接收用于调节脉冲信号的脉冲宽度的第二控制信号，以及第三控制输入端，被配置为从控制电路接收用于调节在生成第一控制电流时使用的增益的第三控制信号。

可选地，采样相位检测器可以包括：采样器，被配置为使用参考时钟对反馈时钟进行采样以生成控制电压；跨导电路，被配置为将控制电压转换为第一控制电流；以及脉冲发生器电路，被配置为响应于参考时钟生成脉冲信号。

可选地，电荷泵可以包括第一电流源，所述第一电流源选择地被耦接在电源电压与节点之间，通过第一开关提供控制电压；第二电流源，所述第二电流源选择地被耦接在参考电压与节点之间，通过第二开关提供控制电压；其中所述第一和第二开关的控制输入各自耦接以接收所述脉冲信号；以及其中所述第一和第二电流源的控制输入分别被耦接以接收所述第一和第二控制电流。

可选地，采样器可以包括可切换电容器组，其被配置为基于第一控制信号增加或减小在采样器的输出端处的电容。

可选地，采样器可以包括反相器，可配置为基于第二控制信号在采样器的输入端处向反馈时钟提供增大或减小的偏斜。

可选地，脉冲发生器电路可以包括可切换电容器组，其被配置为基于控制信号增加或减小接收参考时钟的路径的电容。

可选地，跨导电路可以包括可变电流源，其基于第一控制信号向差分放大器提供偏置电流。

可选地，跨导电路可以包括响应于第二控制信号的泄放电路。

在另一示例中，一种控制锁相环(pll)电路中的采样相位检测器的方法包括基于参考时钟调整由采样相位检测器的采样器采样的反馈时钟的转换速率，所述反馈时钟通过划分pll的压控振荡器(vco)的输出时钟而生成。所述方法还包括调整用于控制pll的电荷泵的开关的脉冲的脉冲宽度。该方法还包括调整跨导电路的增益，该跨导电路用于将由采样器输出的电压转换为用于控制电荷泵的电流。

可选地，调整跨导电路的增益的步骤可以包括增大或减小提供给跨导电路中的差分放大器的偏置电流，以及响应于温度控制信号选择性地吸收泄放电路中的电流。

通过参考以下详细描述可以理解这些和其他方面。

附图说明

因此，可以详细理解上述特征的方式，通过参考示例的实施方案可以获得以上简要概述的更具体的描述，其中一些实施方案在附图中示出。然而，应当注意，附图仅示出了典型的示例的实施方案，因此不应被看作为限制保护范围。

图1是描绘根据示例的锁相环(pll)的框图。

图2是描绘根据示例的采样器的示意图。

图3是描绘根据示例的脉冲发生器电路的示意图。

图4是是描绘根据示例的跨导(gm)电路的示意图。

图5是描绘根据示例的控制采样相位检测器的增益的方法的流程图。

图6示出了可以在其上使用图1的pll的可编程集成电路(ic)的架构。

图7是描绘根据示例的采样相位检测器的特性的曲线图。

为了便于理解，在可能的情况下，使用相同的附图标记来表示附图中共有的相同元件。可以认为一个实例的元件可有利地并入其他实例中。

具体实施方式

此后参考附图描述各种特征。应当注意，附图可以按比例或不按比例绘制，并且在所有附图中相似结构或功能的元件由相同的附图标记表示。应注意，附图仅旨在便于描述特征。它们并非旨在作为对要求保护的发明的详尽描述，或作为对要求保护的发明的范围的限制。另外，图示的例子不需要具有所示的所有方面或优点。结合特定示例描述的方面或优点不必限于该示例，并且即使未如此示出，或者如果没有如此明确地描述，这些方面或优点也可以在任何其他示例中实施。

描述了用于提供具有采样相位检测器的锁相环(pll)的技术。如上所述，通过增加相位检测器和电荷泵的有效增益来降低pll的带内抖动作用。通过使用子采样相位检测器可以增加有效增益。子采样检测器通过直接采样压控振荡器(vco)的输出来实现更高的增益。然而，这种技术有几个缺点。由于更高的运行频率，直接采样vco输出意味着更高的功耗。此外，该技术具有小的锁定范围并且易于锁定到谐波，需要单独的频率校准电路。最后，在不使用复杂的数字-时间转换器电路的情况下，子采样技术不能用于分数合成。

在本文描述的示例中，pll包括采样相位检测器，其可增加相位检测器和电荷泵组合的有效增益，从而减小pll的带内抖动作用。与上述子采样相位检测器相反，采样相位检测器不直接采样vco输出。相反，采样相位检测器在vco的分频输出上运行。采样输出在跨导(gm)单元中经历电压-电流转换。gm单元的输出用于控制电荷泵的上升和下降电流。脉冲发生器电路用于控制采样相位检测器的增益。这里描述的采样相位检测器的结构增大了锁定范围，同时降低了功耗并改善了抖动性能。以下参照附图描述这些和其他方面。

图1是描绘根据示例的pll100的框图。pll100包括采样器102、跨导(gm)电路104、脉冲发生器电路(“脉冲发生器106”)、电荷泵107、环路滤波器109、压控振荡器(vco)116和分频器(“分频器118”)。在示例中，电荷泵107包括电流源112、开关108和110，以及电流源114。在示例中，环路滤波器109包括电阻器r和电容器c1和c2。pll100包括多个控制输入端。在示例中，pll100被耦接到控制电路120，控制电路120被配置为驱动控制输入。采样器102、gm电路104和脉冲发生器电路106实现采样相位检测器(spd)103。

采样器102包括一对输入，其被配置为分别接收参考时钟(ref_clk)和反馈时钟(fb_clk)。采样器102包括耦接到gm电路104的一对输入的一对输出。采样器102的输出提供具有正端(vsamp)和负端(vsamn)的差分电压。gm电路104包括耦接到电荷泵107的一对输入的一对输出。gm电路104的输出提供具有正端(isamp)和负端(isamn)的差分电流。如下参照图2描述采样器102的示例。如下参照图4描述gm电路104的示例。

脉冲发生器电路106的输入被配置为接收参考时钟。脉冲发生器电路106的输出被耦接到电荷泵107的输入。电荷泵107的输出被耦接到vco116的输入。电荷泵107的输出提供电流icp。环路滤波器109耦接在电荷泵107的输出和参考电压(例如，电接地)之间。环路滤波器109响应于电流icp产生电压vctrl。vco116的输入接收控制电压vctrl。vco116的输出耦接到分频器118的输入。vco116的输出提供输出时钟(out_clk)。分频器118的输出耦接到采样器102以提供参考时钟。采样器102、gm电路104和脉冲发生器电路106的控制输入被耦接到控制电路120的输出。下面参照图3描述脉冲发生器电路106的示例。vco116可以是电感-电容(lc)振荡器、环形振荡器等。除法器118可以是整数除法器(例如，除以n)或分数除法器(例如，除以n.f)。

在一个示例中，电流源112通过开关108选择性地耦接在电源电压(vdd)与节点vctrl之间。电流源114通过开关110被耦接在节点vctrl与参考电压之间。开关108和110的控制输入耦接到脉冲发生器106的输出。开关108和110的输出提供电流icp，其由环路滤波器109被转换为电压vctrl。电流源112的控制输入被耦接以从gm电路104接收电流isamp。电流源114的控制输入被耦接以从gm电路104接收电流isamn。电流源112和114可以是用于实现电流控制电流源的任何已知电路。开关108和110可以是用于实现电压控制开关的任何已知电路。

在一个示例中，电阻器r与电容器c1串联耦接。电阻器r和电容器c1的串联组合被耦接在节点vctrl与参考电压之间。电容器c2同“电阻器r和c1的串联组合”并联耦接。因此，电容器c2被耦接在节点vctrl和参考电压之间。本领域技术人员将理解，环路滤波器109可以具有用于对电流进行滤波以生成用于控制vco116的电压的其他已知的架构。

在运行时，spd103对分频反馈时钟而不是输出时钟进行操作。具体地，采样器102使用参考时钟对反馈时钟进行采样。由采样器102输出的差分电压包含相位误差信息(例如，在反馈时钟与参考时钟之间的相位误差)。gm电路104将由采样器102输出的差分电压转换为差分电流。差分电流被提供给电荷泵107，电荷泵107控制由电流源112和114提供的iup和idown电流，用于锁相。脉冲发生器电路106控制开关108和110同时接通或断开，开关108和110的接通状态的持续时间由脉冲宽度确定。因此，分别取决于开关108和110闭合或断开的状态，输出电流icp相应是iup–idown或零。电荷泵的单端输出电流icp由环路滤波器109滤波，环路滤波器109生成用于vco116的控制电压vctrl。虽然电荷泵107被显示为提供单端输出，但在其他示例中，电荷泵107可以具有差分输出。此外，在其他示例中，可以改变电荷泵107中的分支的数量，以增大或减小电荷泵电流。

spd103的增益是：

kspd＝(slw×tpul×gm)/2π公式1,

其中slw是反馈时钟的转换速率，tpul是脉冲发生器电路106的输出的脉冲宽度，以及gm是gm电路104的有效跨导。通过改变参数slw,tpul,和gm，spd103的增益可以被控制为大于icp/2π。另外，通过增加slw来增加spd103的增益不会改变输出噪声。因此，将spd103的增益加倍会使pll100输出产生6分贝(db)的相位噪声改善，这比增加电荷泵输出电流的传统方法好3db。此外，由于spd103的较低运行频率，spd103比直接对vco的输出进行采样的子采样相位检测器架构消耗更少的能量。此外，spd103不易于锁定到谐波，因为参考和反馈时钟都处于相同的频率，与子采样相位检测器相比，这简化了架构。而且，spd103可以与分数合成一起使用。

图7是描绘根据示例的spd103的特性的曲线图700。曲线图700包括表示相位变化的x轴和表示平均电荷泵输出电流icp的y轴。该曲线显示了电荷泵输出电流如何根据反馈时钟和参考时钟之间的相位差而变化。最大icp和最小icp之间的曲线的斜率(即，spd103的增益)是由上面的公式1示出的值。显然，可以通过改变slw,tpul,和gm中的一个或多个来改变曲线的斜率。

图2是描绘根据示例的采样器102的示意图。在该示例中，采样器102包括反相器202,204,206和208。采样器102还包括开关电路210、开关电容器组212和开关电路214。在该示例中，开关电容器组212包括开关211、电容器c3，c4，c5和c6以及开关213。虽然开关电容器组212被显示为具有四个电容器，但是通常开关电容器组212使用多个电容器提供可变电容值。

反相器202的输入接收反馈时钟(fb_clk)。反相器202的输出被耦接到反相器204的输入。反相器204的输出通过开关电路210中的开关被耦接到节点216。反相器206的输入接收反馈时钟(fb_clk_b)的逻辑补数。反相器206的输出被耦接到反相器208的输入。反相器208的输出通过开关电路210中的开关被耦接到节点218。开关电路210中的开关的控制输入被耦接来接收参考时钟(ref_clk_b)的补数。

开关电容器组212被耦接在节点216和218之间。在该示例中，电容器c3-c6被并联耦接在开关211和开关213之间。开关211选择性地将电容器c3-c6耦接到节点216。开关213选择性地将电容器c3-c6耦接到节点218。开关211和213的控制输入接收控制信号(sl_ctrl)。在该示例中，控制信号(sl_ctrl)具有四位宽度。控制信号(sl_ctrl)可以控制开关211和213，以便在由电容器c3-c6中的不同电容器和电容器c3-c6的不同并联组合所提供的15个不同电容中进行选择。电容器c3-c6可以具有不同的电容值。例如，电容器c4的电容值可以是电容器c3的电容值的两倍；电容器c5的电容值可以是电容器c4的电容值的两倍；以及电容器c6的电容值可以是电容器c5的电容值的两倍。

节点216通过开关电路214中的开关选择性地提供电压vsamp。节点218通过开关电路214中的开关选择性地提供电压vsamn。开关电路214中的开关由参考时钟(ref_clk)控制。

在运行时，控制信号sl_ctrl被使用于控制反馈时钟的转换速率(slw)，并由此控制spd103的增益。为了提高spd103的增益，控制信号sl_ctrl可以提供较低的数字代码，以减小由开关电容器组212提供的电容量。为了减小spd103的增益，控制信号sl_ctrl可以提供较高的数字代码以增加由开关电容器组212提供的电容量。发明人204和208可以采用可编程偏斜以控制gm电路104的一般模式。控制电路120可以提供控制信号sl_ctrl以及用于控制反相器204和208的偏斜的信号。

图3是描绘根据示例的脉冲发生器电路106的示意图。在该示例中，脉冲发生器电路106包括反相器302、304和310。脉冲发生器电路106还包括开关电容器组306和312。脉冲发生器电路106还包括逻辑门314，其被配置为提供逻辑nand功能(例如，nand门或提供nand功能的门的组合。

反相器302和304的输入接收参考时钟(ref_clk)。反相器302的输出被耦接到反相器310的输入。反相器310的输出被耦接到逻辑门314的输入。反相器304的输出被耦接到逻辑门314的另一输入。逻辑门314的输出提供脉冲信号(pul)。

开关电容器组306被耦接在反相器302的输出与参考电压(例如，电接地)之间。同样，开关电容器组312被耦接在反相器310的输出与参考电压之间。开关电容器组306包括开关308和电容器c7和c8。电容器c7和c8被并联耦接在开关308和参考电压之间。电容器c7和c8通过开关308选择性地耦接到反相器302的输出。开关电容器组312类似于开关电容器组306配置。具体地，开关电容器组312包括开关313和电容器c9与c10。电容器c9和c10被并联耦接在开关313与参考电压之间。电容器c9和c10通过开关313选择性地耦接到反相器310的输出。每个开关308的控制输入都接收脉冲控制信号(pul_ctrl)。虽然每个开关电容器组306和312被显示为具有两个电容器，但是通常每个开关电容器组306和312使用多个电容器提供可变电容值。

在运行时，脉冲发生器电路106沿着并行路径延迟参考时钟：一条路径通过反相器302和310，另一条路径通过反相器304。两条路径的延迟差异是有效脉冲宽度。信号pul_ctrl可用于增加或减小由开关电容器组306和312提供的电容值，从而增大或减小脉冲宽度tpul。增加电容值增加了通过反相器302和310的路径的延迟，并且减小电容减小了通过反相器302和310的路径的延迟。增加的脉冲宽度增加了spd103的增益，并且减小的脉冲宽度减小了spd103的增益。脉冲控制信号pul_ctrl可以由控制电路120提供。

图4是描绘根据示例的gm电路104的示意图。在该示例中，gm电路104包括可变电流源402和晶体管m1至m8。晶体管m3、m4、m5和m8包括p沟道场效应晶体管(fet)，例如p型金属氧化物半导体fet(mosfet)。晶体管m1、m2、m6和m7包括n沟道fet，例如n型mosfet。

晶体管m3的源极被耦接到电压源(vdd)。晶体管m3的栅极被耦接到其源极，该源极又被耦接到晶体管m1的漏极。晶体管m3的栅极提供电流isamp。晶体管m1的源极被耦接到参考电压(例如，电接地)。晶体管m1的栅极被耦接到晶体管m2的栅极。晶体管m2的栅极也耦接到它的漏极。晶体管m2的源极被耦接到参考电压。

晶体管m4的漏极被耦接到晶体管m2的漏极。晶体管m2的栅极接收电压vsamp。晶体管m4的源极被耦接到可变电流源402的输出。可变电流源402的输入被耦接到电源电压vdd。晶体管m5的源极被耦接到可变电流源402的输出。晶体管m5的漏极被耦接到晶体管m7的漏极。晶体管m5的栅极被耦接以接收电压vsamn。

晶体管m7的栅极耦接到它的漏极。晶体管m7的源极被耦接到参考电压。晶体管m7的栅极提供电流isamn。晶体管m8的源极被耦接到可变电流源402的输出。晶体管m8的漏极被耦接到晶体管m6的漏极。晶体管m8的栅极接收温度控制电压(vtc)。晶体管m6的源极被耦接到参考电压。晶体管m6的栅极接收温度控制使能信号(tcen)。

在运行时，可变电流源402和晶体管m4和m5实现差分放大器404(基于p沟道)。晶体管m2和m7实现二极管连接的负载(基于n沟道)。晶体管m1和m2以及可变电流源402实现电流镜410，其中晶体管m3提供二极管连接的负载。电流isamp由晶体管m3的漏极提供。电流isamn由晶体管m5的漏极提供。差分电压vsamp和vsamn被耦接到差分放大器404的输入(例如，分别耦接到晶体管m4和m5的栅极)。可以通过改变由可变电流源402提供的偏置电流来控制gm电路104的增益和gm。用于控制可变电流源402的控制信号可以由控制电路120提供。

gm电路104还包括由晶体管m8和m6实现的电流泄放器408。晶体管m6接收控制信号tcen，其启用或禁用电流泄放器408。晶体管m8接收控制电压vtc，其控制由电流泄放器408吸收的电流量。电流泄放器408提供温度补偿。控制电路120可包括温度补偿电路以生成电压vtc。在低温下，控制信号vtc为低电平，因此电流泄放器408被打开，这减小了增益gm。在高温下，控制信号vtc为高电平，因此电流泄放器408被关闭，这使增益gm保持不变。因此，控制电路120可以随着温度变化而改变电压vtc，以便在整个温度范围内实现基本恒定的增益gm。

图5是描绘根据示例的控制采样相位检测器103的增益的方法500的流程图。方法500可以由被耦接到pll100的控制电路120实现。方法500开始于方块502，其中控制电路120调整反馈时钟的转换速率。在示例中，在方块504，控制电路120增加或减小采样器102中的开关电容组212的电容。在方块506，控制电路120调整采样器102中的反相器204和208的偏斜。

在方块508，控制电路120调整由脉冲发生器电路106输出的脉冲的脉冲宽度。在一个示例中，在方块510，控制电路120增大或减小由开关电容器组306和312提供的电容。

在方块512，控制电路120调整gm电路104的增益。在一个示例中，在方块514，控制电路120增大或减小由可变电流源402提供的偏置电流。在方块516，控制电路120以施加温度控制信号到gm电路104中的电流泄放器408的形式施加温度补偿。

这里描述的pll100可以被使用于被放置在诸如现场可编程门阵列(fpga)或其他类型的可编程ic那样的ic中或者在专用集成电路(asic)中的接收器或收发器。尽管通过示例示出了fpga，但是应该理解，pll100可以在其他类型的ic或应用中实现。图6示出了fpga600的架构，其包括大量不同的可编程单元，包括数千兆位收发器(“mgt”)1、可配置逻辑模块(“clb”)2、随机存取存储器模块(“bram”)3、输入/输出模块(“iob”)4、配置和时钟逻辑(“config/clocks”)5、数字信号处理模块(“dsp”)6、专用输入/输出模块(“i/o”)7(例如，配置端口和时钟端口)，以及诸如数字时钟管理器、模数转换器、系统监视逻辑等其他可编程逻辑8。一些fpga还包括专用处理器模块(“proc”)10。

在一些fpga中，每个可编程单元可包括至少一个可编程互连元件(“int”)11，其具有到同一单元内的可编程逻辑元件的输入和输出端20的连接，如图11的顶部包括的示例所显示的。每个可编程互连元件11还可以包括用于互连在同一个单元或其他单元中的相邻可编程互连元件的区段22的连接。每个可编程互连元件11还可以包括用于互连在逻辑模块(未示出)之间的通用路由资源的区段24的连接。通用路由资源可以包括在逻辑模块(未示出)之间的路由信道，所述逻辑模块包括互连区段(例如，互连区段24)的轨道和用于连接互连区段的开关模块(未示出)。通用路由资源的互连区段(例如，互连区段24)可以跨越一个或多个逻辑模块。可编程互连元件11与通用路由资源一起实现用于所显示的fpga的可编程互连结构(“可编程互连”)。

在示例的实施方案中，clb2可以包括可配置逻辑元件(“cle”)12，其可以被编程为实现用户逻辑加上单个可编程互连元件(“int”)11。除了一个或多个可编程互连元件之外，bram3还可以包括bram逻辑元件(“brl”)13。通常，单元中包括的互连元件的数量取决于单元的高度。在图示的示例中，bram单元具有与五个clb相同的高度，但是也可以使用其他数量(例如，四个)。除了适当数量的可编程互连元件之外，dsp单元6还可以包括dsp逻辑元件(“dspl”)14。除了可编程互连元件11的一个实例之外，iob4还可以包括例如输入/输出逻辑元件(“iol”)15的两个实例。正如本领域技术人员将明白的，例如，连接到i/o逻辑元件15的i/o焊盘通常不限于输入/输出逻辑元件15的区域。

在图示的例子中，靠近裸片中心的水平区域(如图11所示)被使用于配置、时钟、和其他控制逻辑。从该水平区域或列延伸的垂直列9被使用于在fpga的宽度上分布时钟和配置信号。

利用图6中所示的架构的一些fpga包括打乱构成fpga的大部分的常规列结构的附加逻辑模块。附加逻辑模块可以是可编程模块和/或专用逻辑。例如，处理器模块10跨越几列clb和bram。处理器模块10可以是从单个微处理器到微处理器、存储器控制器、外围设备等的完整可编程处理系统的各种组件。

注意，图6旨在仅示出示例性fpga架构。例如，一行中的逻辑模块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑模块的类型、逻辑模块的相对大小以及被包括在图6顶部的互连/逻辑实施方案，都纯粹是示例性的。例如，在实际fpga中，通常在clb出现的任何地方包括多于一个相邻行的clb，以促使用户逻辑的有效实现，但是相邻clb行的数量随fpga的总体大小而变化。

虽然前述内容针对特定示例，但是可以在不脱离其基本范围的情况下设计其他的和进一步的示例，它们的范围由以上权利要求确定。