本发明关于一种时钟与数据恢复电路(clockanddatarecoverycircuit，cdrcircuit)，特别是关于以简化电路结构实施的时钟与数据恢复电路。
背景技术：
在通信领域中，接收端需要一时钟与数据恢复电路(clockanddatarecoverycircuit，cdrcircuit)以还原接收信号。传统上，时钟与数据恢复电路须包括一锁相回路电路(phaselockedloopcircuit，pllcircuit)。然而，若时钟的频率过高，则以传统互补式金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)制程来制造锁相回路电路将成为一艰巨挑战。另外，传统的锁相回路电路亦需要相对较长的锁定时间(locking-intime)，此将降低整体系统的操作速度。
因此，有必要提出一种全新的解决方案，以克服现有技术所面临的问题。
技术实现要素：
在较佳实施例中，本发明提供一种时钟与数据恢复电路，用于由一输入信号产生一输出信号，该输出信号为对应于该输入信号的一恢复时钟信号，而该时钟与数据恢复电路包括：一第一电流源，供应一第一电流，其中该第一电流由一供应电位流往一第一节点；一第一运算放大器，具有一正输入端、一负输入端以及一输出端，其中该第一运算放大器的该正输入端用于接收一参考电位，该第一运算放大器的该负输入端耦接至该第一节点，而该第一运算放大器的该输出端耦接至一第二节点；一第一或非门，具有一第一输入端、一第二输入端以及一输出端，其中该第一或非门的该第一输入端耦接至该第二节点，该第一或非门的该第二输入端耦接至该时钟与数据恢复电路的一输入节点，而该第一或非门的该输出端耦接至该时钟与数据恢复电路的一输出节点，其中该输入节点用于接收该输入信号，而该输出节点用于输出该输出信号；以及一第一电容器，耦接于该第一节点和该输出节点之间。
在一些实施例中，该参考电位小于该供应电位的一半。
在一些实施例中，该时钟与数据恢复电路还包括：一第二电流源，供应一第二电流，其中该第二电流由该供应电位流往一第三节点；一第二运算放大器，具有一正输入端、一负输入端以及一输出端，其中该第二运算放大器的该正输入端用于接收该参考电位，该第二运算放大器的该负输入端耦接至该第三节点，而该第二运算放大器的该输出端耦接至一第四节点；一第二或非门，具有一第一输入端、一第二输入端以及一输出端，其中该第二或非门的该第一输入端耦接至该第四节点，该第二或非门的该第二输入端耦接至该输出节点，而该第二或非门的该输出端耦接至一第五节点；以及一第二电容器，耦接于该第三节点和该第五节点之间。
在一些实施例中，该时钟与数据恢复电路还包括：一第三电流源，供应一第三电流，其中该第三电流由该供应电位流往一第六节点；一第三运算放大器，具有一正输入端、一负输入端以及一输出端，其中该第三运算放大器的该正输入端用于接收该参考电位，该第三运算放大器的该负输入端耦接至该第六节点，而该第三运算放大器的该输出端耦接至一第七节点；一第三或非门，具有一第一输入端、一第二输入端以及一输出端，其中该第三或非门的该第一输入端耦接至该第七节点，该第三或非门的该第二输入端耦接至一第八节点，而该第三或非门的该输出端耦接至一第九节点；以及一第三电容器，耦接于该第六节点和该第九节点之间。
在一些实施例中，该时钟与数据恢复电路还包括：一第一与门，具有一第一输入端、一第二输入端以及一输出端，其中该第一与门的该第一输入端耦接至该第四节点，该第一与门的该第二输入端耦接至该输入节点，而该第一与门的该输出端耦接至该第八节点。
在一些实施例中，该时钟与数据恢复电路还包括：一n型晶体管，具有一控制端、一第一端以及一第二端，其中该n型晶体管的该控制端耦接至该第九节点，该n型晶体管的该第一端耦接至一接地电位，而该n型晶体管的该第二端耦接至一第十节点；一第一p型晶体管，具有一控制端、一第一端以及一第二端，其中该第一p型晶体管的该控制端耦接至该第十节点，该第一p型晶体管的该第一端耦接至该供应电位，而该第一p型晶体管的该第二端耦接至该第十节点；一第二p型晶体管，具有一控制端、一第一端以及一第二端，其中该第二p型晶体管的该控制端耦接至该第十节点，该第二p型晶体管的该第一端耦接至该供应电位，而该第二p型晶体管的该第二端耦接至一参考节点，而其中该参考节点用于输出该参考电位；以及一第四电容器，耦接于该参考节点和该接地电位之间。
在一些实施例中，该第一电流、该第二电流以及该第三电流彼此皆大致相等，而该第一电容器、该第二电容器以及该第三电容器彼此皆大致相等。
在一些实施例中，该时钟与数据恢复电路还包括：一数据边缘产生器，根据多个数据信号来产生该输入信号，其中于该多个数据信号的多个连续数据符号区间中的每一边界处，该多个数据信号的至少一者具有一电平转变。
在一些实施例中，该数据边缘产生器包括：多个减法器，其中每一该多个减法器用于将该多个数据信号的一者与该多个数据信号的另一者作减法，以产生多个差异信号；多个侦测器，其中每一该多个侦测器用于侦测该多个差异信号的对应一者的上升沿和下降沿，以产生多个侦测信号的对应一者；以及一第一或门，具有多个输入端和一输出端，其中该第一或门的该多个输入端分别用于接收该多个侦测信号，而该第一或门的该输出端用于输出该输入信号。
在一些实施例中，该多个侦测器的每一者包括：一第一反相器，具有一输入端和一输出端，其中该第一反相器的该输入端耦接至一侦测器输入节点，而该第一反相器的该输出端耦接至一第十一节点，而其中该侦测器输入节点用于接收对应的该多个差异信号的一者；一第二与门，具有一第一输入端、一第二输入端以及一输出端，其中该第二与门的该第一输入端耦接至该侦测器输入节点，该第二与门的该第二输入端耦接至该第十一节点，而该第二与门的该输出端耦接至一第十二节点；一第二反相器，具有一输入端和一输出端，其中该第二反相器的该输入端耦接至该侦测器输入节点，而该第二反相器的该输出端耦接至一第十三节点；一第四或非门，具有一第一输入端、一第二输入端以及一输出端，其中该第四或非门的该第一输入端耦接至该侦测器输入节点，该第四或非门的该第二输入端耦接至该第十三节点，而该第四或非门的该输出端耦接至一第十四节点；以及一第二或门，具有一第一输入端、一第二输入端以及一输出端，其中该第二或门的该第一输入端耦接至该第十二节点，该第二或门的该第二输入端耦接至该第十四节点，而该第二或门的该输出端耦接至一侦测器输出节点，而其中该侦测器输出节点用于输出对应的该多个侦测信号的一者。
本发明可克服传统恢复电路的制造过程困难、锁定时间过长等问题。
附图说明
图1是显示根据本发明一实施例所述的时钟与数据恢复电路的示意图。
图2是显示根据本发明另一实施例所述的时钟与数据恢复电路的示意图。
图3a是显示根据本发明一实施例所述的时钟与数据恢复电路操作于初始状态时的波形图。
图3b是显示根据本发明一实施例所述的时钟与数据恢复电路操作于稳定状态时的波形图。
图4是显示根据本发明一实施例所述的数据边缘产生器的示意图。
图5是显示根据本发明一实施例所述的侦测器的示意图。
其中，附图中符号的简单说明如下：
100、200：时钟与数据恢复电路；111～113：第一～第三电流源；121～123：第一～第三运算放大器；131～134：第一～第四或非门；141：第一与门；142：第二与门；151～153：第一～第三减法器；161～163：第一～第三侦测器；171：第一或门；172：第二或门；181：第一反相器；182：第二反相器；400：数据边缘产生器；c1～c4：第一～第四电容器；i1～i3：第一～第三电流；mn1：n型晶体管；mp1：第一p型晶体管；mp2：第二p型晶体管；n1～n14：第一～第十四节点；ndi：侦测器输入节点；ndo：侦测器输出节点；nin：输入节点；nout：输出节点；nr：参考节点；sa：第一数据信号；sb：第二数据信号；sc：第三数据信号；sd1～sd3：第一～第三差异信号；se1～se3：第一～第三侦测信号；sin：输入信号；sout：输出信号；t：周期长度；t1、t2：低逻辑时间长度；v1、v3、v4、v5、v8、v9：电位；vdd：供应电位；vss：接地电位；vr：参考电位。
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含但不仅限定于”。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电性连接至该第二装置，或经由其它装置或连接手段而间接地电性连接至该第二装置。
图1是显示根据本发明一实施例所述的时钟与数据恢复电路(clockanddatarecoverycircuit，cdrcircuit)100的示意图。在图1的实施例中，时钟与数据恢复电路100至少包括：一第一电流源(currentsource)111、一第一运算放大器(operationalamplifier，op)121、一第一或非门(norgate)131以及一第一电容器(capacitor)c1。第一电流源111供应一第一电流i1，其中第一电流i1由一供应电位vdd处流往一第一节点n1。第一运算放大器121具有一正输入端、一负输入端以及一输出端，其中第一运算放大器121的正输入端用于接收一参考电位vr，第一运算放大器121的负输入端耦接至第一节点n1，而第一运算放大器121的输出端耦接至一第二节点n2。举例而言，参考电位vr
可以是任何恒定电位，其低于供应电位vdd的一半(亦即，
在一些实施例中，输入信号sin包括多个脉冲(pulse)(例如，一脉冲可为非常短的高逻辑区间)，而前述脉冲的每一者皆对应于数据信号的上升沿(risingedge)或是/以及下降沿(fallingedge)。由于输入信号sin的每一脉冲皆会将输出信号sout重设(reset)为低逻辑电平(亦即，逻辑“0”)，故输出信号sout和输入信号sin可具有相同的周期长度(periodicduration)，而输出信号sout可视为基于输入信号sin的一恢复时钟信号，但其工作周期(dutycycle)可能不等于50％。另外，通过适当设计第一电流源111的第一电流i1、第一电容器c1的电容值(capacitance)、以及参考电位vr的电位电平，输出信号sout的工作周期将可恰等于50％。必须注意的是，时钟与数据恢复电路100并不包括任何锁相回路电路(phaselockedloopcircuit，pllcircuit)。因此，本发明所提的设计可以克服关于使用锁相回路电路的传统数据恢复电路的制造过程困难、锁定时间(locking-intime)过长等问题。
图2是显示根据本发明另一实施例所述的时钟与数据恢复电路200的示意图。图2和图1相似。在图2的实施例中，时钟与数据恢复电路200包括：一第一电流源111、一第二电流源112、一第三电流源113、一第一运算放大器121、一第二运算放大器122、一第三运算放大器123、一第一或非门131、一第二或非门132、一第三或非门133、一第一与门(andgate)141、一n型晶体管(n-typetransistor)mn1、一第一p型晶体管(p-typetransistor)mp1、一第二p型晶体管mp2、一第一电容器c1、一第二电容器c2、一第三电容器c3以及一第四电容器c4。例如，n型晶体管mn1可以是一n型金属氧化物半导体场效应晶体管(n-channelmetal-oxide-semiconductorfield-effecttransistor，nmostransistor)，而第一p型晶体管mp1和第二p型晶体管mp2的每一者可以是一p型金属氧化物半导体场效应晶体管(p-channelmetal-oxide-semiconductorfield-effecttransistor，pmostransistor)。
第一电流源111供应一第一电流i1，其中第一电流i1由一供应电位vdd处流往一第一节点n1。第一运算放大器121具有一正输入端、一负输入端以及一输出端，其中第一运算放大器121的正输入端用于接收一参考电位vr，第一运算放大器121的负输入端耦接至第一节点n1，而第一运算放大器121的输出端耦接至一第二节点n2。举例而言，参考电位vr可以是任何动态电位，其初始值低于供应电位vdd的一半，而参考电位vr的电位电平可根据输入信号sin来进行调整。第一或非门131具有一第一输入端、一第二输入端以及一输出端，其中第一或非门131的第一输入端耦接至第二节点n2，第一或非门131的第二输入端耦接至时钟与数据恢复电路200的一输入节点nin，而第一或非门131的输出端耦接至时钟与数据恢复电路200的一输出节点nout。时钟与数据恢复电路100的输入节点nin用于接收一输入信号sin。例如，输入信号sin可以是一周期信号，其可根据一或多个数据信号而决定。时钟与数据恢复电路200的输出节点nout用于输出一输出信号sout。例如，输出信号sout可以是基于输入信号sin的一恢复时钟信号。第一电容器c1耦接于第一节点n1和输出节点nout之间。
第二电流源112供应一第二电流i2，其中第二电流i2由供应电位vdd处流往一第三节点n3。第二运算放大器122具有一正输入端、一负输入端以及一输出端，其中第二运算放大器122的正输入端用于接收参考电位vr，第二运算放大器122的负输入端耦接至第三节点n3，而第二运算放大器122的输出端耦接至一第四节点n4。第二或非门132具有一第一输入端、一第二输入端以及一输出端，其中第二或非门132的第一输入端耦接至第四节点n4，第二或非门132的第二输入端耦接至输出节点nout以接收输出信号sout，而第二或非门132的输出端耦接至一第五节点n5。第二电容器c2耦接于第三节点n3和第五节点n5之间。第二电流i2可等同于第一电流i1。第二电容器c2的电容值可等同于第一电容器c1的电容值。
第三电流源113供应一第三电流i3，其中第三电流i3由供应电位vdd处流往一第六节点n6。第三运算放大器123具有一正输入端、一负输入端以及一输出端，其中第三运算放大器123的正输入端用于接收参考电位vr，第三运算放大器123的负输入端耦接至第六节点n6，而第三运算放大器123的输出端耦接至一第七节点n7。第三或非门133具有一第一输入端、一第二输入端以及一输出端，其中第三或非门133的第一输入端耦接至第七节点n7，第三或非门133的第二输入端耦接至一第八节点n8，而第三或非门133的输出端耦接至一第九节点n9。第三电容器c3耦接于第六节点n6和第九节点n9之间。第一与门141具有一第一输入端、一第二输入端以及一输出端，其中第一与门141的第一输入端耦接至第四节点n4，第一与门141的第二输入端耦接至输入节点nin以接收输入信号sin，而第一与门141的输出端耦接至第八节点n8。第三电流i3可等同于第一电流i1。第三电容器c3的电容值可等同于第一电容器c1的电容值。
n型晶体管mn1具有一控制端、一第一端以及一第二端，其中n型晶体管mn1的控制端耦接至第九节点n9，n型晶体管mn1的第一端耦接至一接地电位vss，而n型晶体管mn1的第二端耦接至一第十节点n10。第一p型晶体管mp1具有一控制端、一第一端以及一第二端，其中第一p型晶体管mp1的控制端耦接至第十节点n10，第一p型晶体管mp1的第一端耦接至供应电位vdd，而第一p型晶体管mp1的第二端耦接至第十节点n10。第二p型晶体管mp2具有一控制端、一第一端以及一第二端，其中第二p型晶体管mp2的控制端耦接至第十节点n10，第二p型晶体管mp2的第一端耦接至供应电位vdd，而第二p型晶体管mp2的第二端耦接至一参考节点nr。参考节点nr用于输出参考电位vr。第四电容器c4耦接于参考节点nr和接地电位vss之间。
在图2的实施例中，参考电位vr具有一动态值，而时钟与数据恢复电路200可以自动调整输出信号sout，使得输出信号sout的工作周期最终达到50％。详细而言，第一p型晶体管mp1和第二p型晶体管mp2共同形成一电流镜(currentmirror)，其可动态地调整参考电位vr的电位电平，而此电位电平将影响输出信号sout的工作周期。当参考电位vr最终达到一稳定值时，输出信号sout的调整程序即告完成。最终，时钟与数据恢复电路200不仅可提供与输入信号sin具有相同周期长度的输出信号sout，还可使输出信号sout的工作周期恰等于50％。请参考下列实施例以理解时钟与数据恢复电路200的操作原理。
图3a是显示根据本发明一实施例所述的时钟与数据恢复电路200操作于初始状态(initialstate)时的波形图，其中横轴代表时间，而纵轴代表每一信号的电位电平(voltagelevel)。如图3a所示，第一节点n1处的一电位v1、第三节点n3处的一电位v3、第四节点n4处的一电位v4、第五节点n5处的一电位v5、以及第九节点n9处的一电位v9将一并进行介绍，使得读者能易于理解本发明。输入信号sin为具有一周期长度t的一周期信号，其包括多个脉冲。周期长度t可定义为任意二个相邻脉冲的二个上升沿之间的时间间距。由于输入信号sin的每一脉冲皆可将输出信号sout重设为一低逻辑电平(亦即，逻辑“0”)，故输出信号sout和输出信号sin将具有相同的周期长度t。当输入信号sin的脉冲将输出信号sout拉低时，因为第一电容器c1可维持住第一节点n1和输出节点nout之间的一固定电位差，所以第一节点n1的电位v1亦将下落至低逻辑电平。然后，第一节点n1的电位v1的电位电平将因第一电流源111而逐渐充电上升(chargeup)。若第一电位v1变高且达到参考电位vr，则第一运算放大器121的输出电位电平(亦即，第二节点n2处的电位)将被反转(变成低逻辑电平)。此时，第一或非门131的第一输入端和第二输入端处的电位皆为低逻辑电平，使得输出信号sout上升至高逻辑电平(亦即，逻辑“1”)，其亦将推高第一电位v1。输出信号sout的低逻辑时间长度t1可根据式(1)进行计算。
其中“t1”代表输出信号sout的低逻辑时间长度t1，“c1”代表第一电容器c1的电容值，“vr”代表参考电位vr的电位电平，而“i1”代表第一电流i1的电流大小。
相似地，输出信号sout的高逻辑时间长度可将第五节点n5的电位v5重设为低逻辑电平。电位v5的低逻辑时间长度t2可根据式(2)进行计算。
其中“t2”代表电位v5的低逻辑时间长度t2，“c2”代表第二电容器c2的电容值，“vr”代表参考电位vr的电位电平，而“i2”代表第二电流i2的电流大小。
在一些实施例中，第一电流i1、第二电流i2以及第三电流i3彼此大致相等，而第一电容器c1的电容值、第二电容器c2的电容值以及第三电容器c3的电容值彼此大致相等。因此，电位v5的低逻辑时间长度t2将等于输出信号sout的低逻辑时间长度t1，其关系可根据式(3)、(4)进行计算。
t2＝t1……………………………………………..(3)
t1+t2<t……………………………………………..(4)
其中“t1”代表输出信号sout的低逻辑时间长度t1，“t2”代表电位v5的低逻辑时间长度t2，而“t”代表输入信号sin的周期长度t。
亦即，初始时，低逻辑时间长度t1、t2两者的总和较输入信号sin的周期长度t更短，而此代表初始的输出信号sout并未具有50％的工作周期(亦即，大于50％)。第一与门141和第三或非门133用于监控第四节点n4的电位v4和输入信号sin的电位电平，此二者皆与低逻辑时间长度t1、t2相关联。在初始状态下，第一与门141的输出端处的电位v8维持于低逻辑电平，而第三或非门133的输出端处的电位v9维持于高逻辑电平(例如，供应电位vdd)。因此，由第一p型晶体管mp1和第二p型晶体管mp2所构成的电流镜将被致能(enable)，其可通过对第四电容器c4进行充电来持续地拉高参考电位vr的电位电平。根据式(1)、(2)可知，低逻辑时间长度t1、t2皆与参考电位vr成正比，故它们皆会持续地变长。
图3b是显示根据本发明一实施例所述的时钟与数据恢复电路200操作于稳定状态(steadystate)时的波形图，其中横轴代表时间，而纵轴代表每一信号的电位电平。在时钟与数据恢复电路200已执行调整程序之后，前述的信号和电位之间的关系可根据式(5)进行计算。
其中“t1”代表输出信号sout的低逻辑时间长度t1，“t2”代表电位v5的低逻辑时间长度t2，而“t”代表输入信号sin的周期长度t。
亦即最终，低逻辑时间长度t1、t2的每一者皆将变为与输入信号sin的周期长度t的一半大致相等，其代表最终的输出信号sout恰具有50％的工作周期。详细而言，若低逻辑时间长度t1、t2两者的总和变为较周期长度t略长，则第一与门141的输出端处的电位v8将产生非常短的一高逻辑脉冲，以将第三或非门133的输出端处的电位v9下拉至接地电位vss。因此，由第一p型晶体管mp1和第二p型晶体管mp2所构成的电流镜将被禁能(disable)，故参考电位vr将维持于一恒定电位电平vrc，其对应至50％的工作周期，并可代表调整程序已全部完成。
图4是显示根据本发明一实施例所述的数据边缘产生器(dataedgegenerator)400的示意图。在图4的实施例中，时钟与数据恢复电路100或200还包括一数据边缘产生器400，用于根据一第一数据信号sa、一第二数据信号sb以及一第三数据信号sc来产生输入信号sin。数据边缘产生器400包括一第一减法器(subtractor)151、一第二减法器152、一第三减法器153、一第一侦测器(detector)161、一第二侦测器162、一第三侦测器163以及一第一或门(orgate)171。第一减法器151将第一数据信号sa减去第二数据信号sb，以产生一第一差异信号sd1。第二减法器152将第二数据信号sb减去第三数据信号sc，以产生一第二差异信号sd2。第三减法器153将第三数据信号sc减去第一数据信号sa，以产生一第三差异信号sd3。前述信号之间的关系可根据式(6)、(7)、(8)进行计算。
sd1＝sa-sb………………………………………..(6)
sd2＝sb-sc………………………………………..(7)
sd3＝sc-sa………………………………………..(8)
其中“sd1”代表第一差异信号sd1的电位电平，“sd2”代表第二差异信号sd2的电位电平，“sd3”代表第三差异信号sd3的电位电平，“sa”代表第一数据信号sa的电位电平，“sb”代表第二数据信号sb的电位电平，而“sc”代表第三数据信号sc的电位电平。在一实施例中，第一减法器151、第二减法器152以及第三减法器153皆可为本领域技术人员所熟知的差动放大器(differentialamplifier)。在一实施例中，于多个连续数据符号区间(consecutivedatasymbolinterval)中的每一边界(boundary)处，第一数据信号sa、第二数据信号sb以及第三数据信号sc的至少一者将具有一电平转变(transition)，使得可以根据前述三个数据信号恢复(recover)一对应时钟信号。
第一侦测器161用于侦测第一差异信号sd1的上升沿和下降沿，以产生一第一侦测信号se1。第二侦测器162用于侦测第二差异信号sd2的上升沿和下降沿，以产生一第二侦测信号se2。第三侦测器163用于侦测第三差异信号sd3的上升沿和下降沿，以产生一第三侦测信号se3。第一或门171具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第一或门171的第一输入端用于接收第一侦测信号se1，第一或门171的第二输入端用于接收第二侦测信号se2，第一或门171的第三输入端用于接收第三侦测信号se3，而第一或门171的输出端用于输出前述的输入信号sin。在此设计下，数据边缘产生器400可产生周期性的输入信号sin，其包括多个脉冲，而输入信号sin的每一脉冲皆对应于第一数据信号sa、第二数据信号sb以及第三数据信号sc之间的一电平切换操作(levelswitchingoperation)。必须理解的是，虽然恰有三个数据信号显示于图4中，但输入至数据边缘产生器400的数据信号的数量在本发明中并不特别作限制。在另一些实施例中，数据边缘产生器400可包括更多个或更少个减法器和侦测器，以处理更多个或更少个数据信号并产生输入信号sin，而不致影响本发明的效果。一般而言，数据边缘产生器400可包括多个减法器，其中每一减法器可将多个数据信号的一者与该多个数据信号的另一者作减法，以产生多个差异信号；数据边缘产生器400还包括多个侦测器，其中每一侦测器可侦测该多个差异信号的对应一者的上升沿和下降沿，以产生多个侦测信号的对应一者；而数据边缘产生器400还包括一第一或门，其中第一或门具有多个输入端，每一输入端可接收该多个侦测信号的对应一者，而第一或门还具有一输出端以输出前述的输入信号。
图5是显示根据本发明一实施例所述的第一侦测器161、第二侦测器162以及第三侦测器163的每一者的示意图。在图5的实施例中，第一侦测器161、第二侦测器162以及第三侦测器163的每一者皆具有一侦测器输入节点ndi和一侦测器输出节点ndo，并皆包括一第一反相器(inverter)181、一第二反相器182、一第二与门142、一第四或非门134以及一第二或门172。第一反相器181具有一输入端和一输出端，其中第一反相器181的输入端耦接至侦测器输入节点ndi，而第一反相器181的输出端耦接至一第十一节点n11。对第一侦测器161而言，侦测器输入节点ndi用于接收第一差异信号sd1；对第二侦测器162而言，侦测器输入节点ndi用于接收第二差异信号sd2；而对第三侦测器163而言，侦测器输入节点ndi用于接收第三差异信号sd3。第二与门142具有一第一输入端、一第二输入端以及一输出端，其中第二与门142的第一输入端耦接至侦测器输入节点ndi，第二与门142的第二输入端耦接至第十一节点n11，而第二与门142的输出端耦接至一第十二节点n12。第二反相器182具有一输入端和一输出端，其中第二反相器182的输入端耦接至侦测器输入节点ndi，而第二反相器182的输出端耦接至一第十三节点n13。第四或非门134具有一第一输入端、一第二输入端以及一输出端，其中第四或非门134的第一输入端耦接至侦测器输入节点ndi，第四或非门134的第二输入端耦接至第十三节点n13，而第四或非门134的输出端耦接至一第十四节点n14。第二或门172具有一第一输入端、一第二输入端以及一输出端，其中第二或门172的第一输入端耦接至第十二节点n12，第二或门172的第二输入端耦接至第十四节点n14，而第二或门172的输出端耦接至侦测器输出节点ndo。对第一侦测器161而言，侦测器输出节点ndo用于输出第一侦测信号se1；对第二侦测器162而言，侦测器输出节点ndo用于输出第二侦测信号se2；而对第三侦测器163而言，侦测器输出节点ndo用于输出第三侦测信号se3。
本发明提出一种新颖的时钟与数据恢复电路，其具有简化的电路结构。总之，本发明具有下列优点，较传统技术更加优越：(1)可移除传统的锁相回路电路；(2)可消除传统锁相回路电路的较长锁定时间；(3)易于以传统互补式金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)制程来进行生产制造；(4)降低整体制造成本；以及(5)可较不易受制程、电位以及温度(process,voltage,andtemperature，即pvt)的变异所影响。根据模拟结果，使用所提的时钟与数据恢复电路的输出信号的频率可大幅提升至2.5ghz、5ghz，或是更高。因此，本发明很适合应用于各种电路设计当中，例如一高速可携式发光二极管(light-emittingdiode，led)显示器，或是一全新移动产业处理器接口(mobileindustryprocessorinterface，mipi)的标准，惟其亦不仅限于此。
值得注意的是，以上所述的电位、电流、电阻值、电感值、电容值以及其余元件参数均非为本发明的限制条件。设计者可以根据不同需要调整这些设定值。本发明的时钟与数据恢复电路并不仅限于图1-5所图示的状态。本发明可以仅包括图1-5的任何一或多个实施例的任何一或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的时钟与数据恢复电路当中。虽然本发明的实施例使用金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)为例，但本发明并不仅限于此，本领域技术人员可改用其他种类的晶体管，例如：双载子接面晶体管(bipolarjunctiontransistor，bjt)、接面场效应晶体管(junctiongatefieldeffecttransistor，jfet)，或是鳍式场效应晶体管(finfieldeffecttransistor，finfet)等等。
在本说明书以及权利要求书中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。