用于过采样数据转换器的系统和方法与流程
本发明一般地涉及一种电子设备，并且在特定实施例中涉及用于过采样数据转换器的系统和方法。
背景技术
音频传声器通常被用于各种消费类应用，诸如蜂窝电话、数字录音机、个人电脑和电话会议系统。特别地，低成本的驻极体电容式传声器(ecm)被用于大规模生产的成本敏感型应用中。ecm传声器通常包括驻极体材料膜，所述驻极体材料膜被安装在具有声音端口和电输出端子的小封装件中。驻极体材料粘附在隔膜上或组成隔膜本身。大多数ecm传声器还包括前置放大器，所述前置放大器可以被连接到目标应用(诸如手机)中的音频前端放大器。另一种类型的传声器是微电子机械系统(mems)传声器，其可以被实现为压敏隔膜被直接蚀刻到集成电路上。
在mems传声器以小尺寸封装实现的应用(诸如智能手机或平板电脑)中，mems传声器通常被耦合到集成电路，所述集成电路偏置mems传声器，放大mems传声器的输出，并且对mems传声器的电输出执行模数转换。这些功能中的每一个都消耗功率，并可能消耗宝贵的芯片和/或电路板面积。然而，小尺寸应用通常也是低功率、用电池供电的设备，其对功耗敏感。为了保持较长的电池寿命，mems传声器的功耗、其板级音频接口以及其电子部件的尺寸被最小化，以便节省电池寿命并保持小尺寸。
技术实现要素：
根据一个实施例，电路包括第一振荡器，第一振荡器具有取决于第一输入处的输入信号的振荡频率，其中第一振荡器被配置为当启用输入处于第一状态时振荡并且在启用输入处于第二状态时冻结其相位或降低其频率。该电路还包括具有与第一振荡器的输出耦合的输入的第一时间数字转换器以及具有与该电路的第一时钟输入耦合的输入和与第一振荡器的启用输入耦合的输出的脉冲发生器，其中脉冲发生器被配置为产生具有比第一时钟输入处的时钟信号的周期更小的脉冲宽度的脉冲。
附图说明
为了更完整地理解本发明及其优点，现在结合附图参考以下描述，附图中：
图1a示出了示例性过采样数据转换器的示意图，图1b示出了基于一阶振荡器的西格玛德尔塔调制器的一部分的框图，以及图1c示出了说明图1b的系统的操作的波形图；
图2a示出了实施例过采样数据转换器的示意图，图2b示出了实施例基于一阶振荡器的西格玛德尔塔调制器的一部分的框图，以及图2c示出了说明图2b的系统的操作的波形图；
图3a至图3f示出了描述实施例振荡器电路的示意图和波形图；
图4a至图4d示出了描述实施例脉冲发生器电路的示意图和框图；
图5a示出了实施例相位参考积分器的框图，图5b示出了描述图5a中所示的相位参考积分器的操作的波形图，以及图5c示出了实施例时间数字转换器，以及图5d示出了使用图5c的时间数字转换器的实施例基于一阶振荡器的西格玛德尔塔调制器的一部分的框图；
图6a示出了实施例传声器系统，以及图6b示出了实施例传感器系统；
图7示出了针对各种示例过采样数据转换器的相对于抖动的snr的图；以及
图8示出了实施例方法的流程图。
除非另有说明，否则不同附图中的相应数字和符号通常指相应部分。附图被绘制以清楚地示出优选实施例的相关方面，并且不一定按比例绘制。为了更清楚地说明某些实施例，指示相同结构、材料或处理步骤的变化的字母可以遵循图形编号。
具体实施方式
目前优选实施例的制作和使用在下面被详细讨论。然而，应该理解的是，本发明提供了许多可应用的发明构思，其可以体现在各种各样的具体上下文中。所讨论的具体实施例仅仅是说明制造和使用本发明的具体方式，并不限制本发明的范围。
本发明将关于具体上下文中的实施例来被描述，即针对诸如mems传感器或传声器的电容性信号源以及诸如压力传感器和加速度计的电容传感器的过采样数据转换系统和方法。然而，本发明也可应用于其中电或物理量值可被编码为信号频率的其他类型的电路和系统，例如音频系统、通信系统和传感器系统。
在本发明的实施例中，振荡器被用作过采样数据转换器中的集成元件。这些振荡器可以例如使用电压控制振荡器(vco)、电流控制振荡器(cco)、电抗控制振荡器和/或数字控制振荡器(dco)或本领域已知的具有可控制的频率的任何其他类型的振荡器来实现。系统采样时钟的相位噪声或抖动的影响通过将vco和/或dco的操作限制为仅采样周期的第一部分并且在采样周期的第二部分期间冻结vco和/或dco而减小。在一些实施例中，这通过使用本地脉冲发生器来激活和去激活vco和/或dco来完成。当振荡器被去激活时，存储在诸如电容器或电感器等电抗元件中的大部分或全部能量保持不变。因此，振荡器的相位状态在激活期间被保持。因为本地脉冲发生器的定时抖动具有比系统采样时钟的定时抖动更低的幅度，所以在一些情况下，由于系统采样时钟上的时钟抖动，实施例过采样数据转换器的信噪比经历较少的退化。
图1a示出了使用电压控制振荡器(vco)104和112作为集成元件的示例性二阶过采样数据转换器100。如图所示，vco104接收输入信号x(t)并产生具有与输入信号x(t)成比例的输出频率的信号。vco104的输出由相位参考积分器106累积。因此，vco104和相位参考积分器106的组合起到过采样数据转换器的第一积分器的作用。
相位参考积分器106的数字输出被用来设置dco108的频率，dco108的输出由相位参考积分器114累积。如图所示，dco108可以使用电流数字模拟转换器(idac)110和vco112来实现。比较器116将相位参考积分器114的输出与预定值进行比较以产生数字输出y[n]。相位参考积分器106和114内的反馈计数器基于数字输出y[n]来增加和减少。在一些实施例中，比较器116可以是用于多位转换器实现的多位比较器和/或模数转换器。
在许多实际的数据转换系统中，由过采样数据转换器100使用的系统采样时钟(clk)例如由数字codec电路(未示出)提供，该电路对接收到的输出y[n]执行音频处理。由于噪声时钟产生电路和对电源干扰敏感的长时钟路径，由数字codec产生的系统采样时钟常常会严重抖动。由这种抖动引起的定时不确定性可能通过在每个时钟周期结束时在相位参考积分器106和114的最终值中引入不确定性而降低过采样数据转换器100的性能。抖动对系统采样时钟的影响在图1b和图1c中所示。
图1b示出了包括vco122、计数器124、寄存器126和差分块128的基于一阶振荡器的西格玛德尔塔调制器的一部分的功能框图。如图所示，vco122的输出w(t)使计数器124增加，寄存器126在系统采样时钟的边沿对计数器124的输出c(t)进行采样，以及差分块128从寄存器126的当前值中减去寄存器126的先前值以产生数字输出y[n]。在操作期间，vco122、计数器124和寄存器126将信号x(t)编码成在由系统采样时钟定义的采样周期期间发生的多个周期。
图1c示出了显示计数器124关于时间的输出c(t)的注释波形图。如图所示，在系统采样时钟的时钟周期开始时，从时间t＝t0开始，计数器124的输出c(t)从零增加到6。时间ts代表系统采样时钟的下一个时钟周期开始的理想时间以及计数器124的值由寄存器126针对非抖动时钟采样的理想时间二者。因此，如果系统采样时钟具有可忽略的抖动，则计数器124的采样值为5，如图1c所示。然而，在系统采样时钟具有明显抖动的系统中，如波形图上由虚线界定的抖动不确定窗口所示，实际采样值可能偏离5。例如，系统采样时钟上的抖动可能导致寄存器126提前一个计数地采样计数器124以产生采样值四，或者可能导致寄存器126延迟一个计数地采样计数器124以产生采样值六。从系统性能的角度来看，这些由抖动引起的采样误差会降低过采样调制器的snr。
在本发明的实施例中，抖动对相位参考积分器的采样值的影响通过将振荡器的操作周期减小到小于系统采样时钟的周期而减小。在一些实施例中，针对系统采样时钟的每个周期的第一部分，振荡器被启用，并且针对该周期的第二部分，振荡器被禁用。这可以通过例如本地生成具有与系统采样时钟相比更少的定时不确定性的采样信号来完成。在振荡器被禁用的时间期间，振荡器的相位被存储或“冻结”。备选地，通过显著降低振荡的频率，振荡器可以被禁用，以使得振荡器的相位与额定操作频率相比以较慢的速率前进。在一些实施例中，振荡的频率被降低到比额定操作频率低至少十倍的频率。实际的频率降低可以根据目标系统的时钟抖动、单稳态抖动、目标分辨率和其他参数来确定。因此，降低的频率可能比额定操作频率低10倍以外的其他倍数。在一些实施例中，振荡器的频率可以被增加以便补偿每个周期的操作周期的减少。图2a至图2c示出了根据这些原理操作的实施例的基于振荡器的过采样数据转换器200的操作。
图2a示出了实施例二阶过采样数据转换器200，其类似于图1a中所示的过采样数据转换器100，并具有增加的脉冲发生器202。另外，连续运行的振荡器vco104和112由被配置为通过脉冲发生器202被启用和禁用的振荡器204和212代替。在各种实施例中，脉冲发生器202产生具有比系统采样时钟的全周期更窄的脉冲宽度的脉冲。该脉冲可以由系统采样时钟的上升沿触发。备选地，脉冲发生器202可以在系统采样时钟clk的下降沿产生脉冲。在一些实施例中，数字输出信号y[n]由寄存器117采样。
在一个示例中，由脉冲发生器202产生的脉冲宽度是系统采样时钟周期的50％，并且振荡器204和212的频率相对于数据转换器100中的振荡器104和112加倍。通过与操作周期成反比地增加振荡频率，相对于过采样数据转换器100中基于振荡器的积分器的增益，实施例的过采样数据转换器200的基于振荡器的积分器的增益可以保持恒定。备选地，其他脉冲宽度和振荡频率可以被使用。在操作期间，振荡器204和212在系统采样时钟的周期的第一部分期间由脉冲发生器202激活，并在第二采样周期期间被脉冲发生器202禁用。
在针对被配置为将音频带宽信号转换为数字信号的数据转换器的一个实施例中，与过采样数据转换器200的第一级集成相关联的振荡器204以大约10mhz的频率操作，并且与第二级集成相关联的振荡器212以大约4mhz到大约20mhz之间的频率振荡。备选地，取决于特定的系统及其规格，不同的频率可以被使用。
图2b示出了根据本发明实施例的包括振荡器222、相位参考积分器225和脉冲发生器202的基于一阶振荡器的西格玛德尔塔调制器的部分的功能框图。如图所示，振荡器222的振荡器输出w(t)导致相位参考积分器225的输出y[n]在每个上升沿递增。脉冲发生器202产生针对系统采样时钟周期的一部分启用振荡器222的定时脉冲。另外，在定时脉冲的每个上升沿处，从相位参考积分器225的输出y[n]中减去反馈信号yfb[n]的值。在振荡器222被脉冲发生器202启用的时间期间，振荡器222继续产生使相位参考积分器的输出y[n]增加的边沿。当振荡器222被禁用时，振荡器222的相位被存储或“冻结”，使得振荡器在下一个周期开始时在其先前被存储的相位处恢复操作。备选地，可以通过显著降低振荡频率来禁用振荡器222，使得振荡器222的相位与额定操作频率相比以较慢的速率前进。在一些实施例中，振荡的频率被降低到比额定操作频率低至少十倍的频率。备选地，降低的频率可能比额定操作频率低10倍以外的其他倍数。
图2c示出了显示计数器124关于时间的输出c(t)的注释波形图。如图所示，当振荡器222被启用时从系统采样时钟的时钟周期开始时的时间t＝t0开始，计数器223的输出c(t)从零增加到五。在时间tf，振荡器222被禁用并且计数器223在系统采样时钟clk的抖动不确定性窗口之前的时间停止递增。因此，寄存器126可以从tf到下一个采样周期开始的时间ts在任何时间采样计数器223的输出c(t)，而不引起抖动导致的采样误差。在其中在计数器223被寄存器126采样之前振荡器222停止的实施例中，计数器223的采样中的亚稳态的风险被降低。因此，实施例的基于振荡器的过采样转换器的各种振荡器可相对于彼此并相对于系统采样时钟异步运行，而不存在竞态条件或亚稳态的风险。
图3a示出了可用于实现图2a和图2c中所示的振荡器204、212和222的电压控制的门控三级环形振荡器300的示意图。如图所示，环形振荡器300的每个级302、304和306包括反相器314和激活开关310和312。在操作期间，当启用信号enable处于激活状态时，激活开关310和312被闭合并且环形振荡器300产生振荡信号。另一方面，当启用信号enable处于非激活状态时，激活开关310和312被打开并且环形振荡器300被冻结。因为到反相器314的电流路径经由激活开关310和312被隔离，所以每个级302、304和306的输出处的电压被保持，由此保持环形振荡器300的相位。当启用信号enable再次激活时，环形振荡器300以先前保持的相位恢复操作。环形振荡器300的频率可以由施加到输入节点x(t)的电压确定，或者可以由引入到节点x(t)中的电流确定。备选地，每个级302、304和306可以具有相关的受控电流源，其产生与信号x(t)成比例的电流。在一些实施例中，可以通过显著降低振荡频率来禁用环形振荡器300，使得环形振荡器300的相位与额定操作频率相比以较慢的速率前进。这可以例如通过与每个激活开关310和312并联地增加有限电阻来完成。在替代实施例中，环形振荡器300的频率可以通过在环形振荡器300被禁用时提供低值x(t)来被减小。在一些实施例中，振荡的频率被降低到比额定操作频率低至少十倍的频率。备选地，减少的频率可以比额定操作频率低十倍以外的其他倍数。
图3b示出了环形振荡器300的一个可能的晶体管级实现。如图所示，每个级302、304和306包括用作图3a所示的激活开关310和312的pmos晶体管m1和nmos晶体管m4。每个级302、304和306进一步包括用作图3a中所示的反相器314的pmos晶体管m2和nmos晶体管m3。当启用信号enable处于激活状态时，pmos晶体管经由反相器320导通并且nmos晶体管m4经由启用信号enable导通，由此允许电流流过每个级302、304和306的晶体管m2和m3。在一些实施例中，环形振荡器300的振荡频率与施加到节点x(t)的电压或电流成比例。当晶体管m1和m4经由使能信号enable和反相器320断开时，电流停止流过晶体管m2和m3，这停用环形振荡器300。在各种实施例中，晶体管m1和m4用作采样开关，因此冻结的振荡器的相位被分别存储在与级302、304和306的输出节点phase1、phase2和phase3耦合的寄生电容上。
应该理解，图3b中所示的环形振荡器300的晶体管级结构仅仅是可能的环形振荡器结构的许多示例中的一个。在本发明的替代实施例中，可以使用本领域已知的其他环形振荡器级电路(诸如差分延迟级和电流不足环形振荡器级)来实现级302、304和306。在进一步的替代实施例中，图3a和图3b所示的环形振荡器300的频率可以由电流而不是电压来控制，以实现电流控制的振荡器。
图3c示出了显示启用信号enable与图3c中所示的环形振荡器300的输出phase1、phase2和phase3的电压之间的关系的波形图。如图所示，当启用信号enable为高时，环形振荡器300的输出phase1、phase2和phase3有效，并且当启用信号enable为低时，该输出非有效。另外，当enable信号为低时，输出phase1、phase2和phase3的电压被保持，其有效地存储了环形振荡器300的相位，直到环形振荡器300被重新启用。
在各种实施例中，当环形振荡器300经由晶体管m1和m4被启用或禁用时，晶体管m1、m2、m3和m4被调整尺寸以减小由于电荷注入引起的误差。在这样的实施例中，环形振荡器的级302、304和306的输出处的电容被做得足够大以减小由晶体管m1和m4注入的电荷的影响。
在一些实施例中，如图3d所示，具有迟滞的比较器330被耦合到实施例振荡器300的输出，以防止电荷注入相关的干扰意外触发在后级中的触发器或寄存器。具有迟滞的比较器330可以例如使用本领域已知的比较器电路和施密特触发器电路来实现。图3e示出了波形图，其示出了振荡器300输出信号osc(t)、具有迟滞的比较器330的输出w(t)和启用信号enable(t)之间的关系。如图所示，在启用信号enable(t)的每次转变处，振荡器300的输出信号osc(t)上存在干扰332和334。通过使用具有迟滞的比较器330，由干扰332和334导致的错误触发可以被避免。
虽然出于说明的目的关于图3a至图3c说明了仅三个级的操作，但应了解，对于单端反相器实施方案，环形振荡器300可以具有大于或等于3的任何级数，并且如果差分放大器和/或反相器被使用，则环形振荡器300可以具有大于或等于2的任何级数。
图3f示出了电流控制张弛振荡器350的示意图，其可用于实现上面图2a和图2c中所示的振荡器204、121和222。在一个实施例中，电流iin以交替方式对电容器c1和c2充电。例如，当电容器c1经由开关354充电时，电容器c2经由开关358接地。一旦电容器c1被充电至反相器360的阈值电压，电容器c1经由开关356接地并且电容器c2经由开关354充电。电流控制张弛振荡器350的频率可以通过控制用于对电容器c1和c2充电的电流iin来被调节。此外，振荡器350可以通过经由启用信号enable打开开关352而被禁用。当振荡器350被禁用时，振荡器350的相位被保持在电容器c1和c2中的一个之上。当振荡器350被再次启用时，振荡器350的操作在存储于电容器c1和c2中的一个中的相同相位处恢复。
在操作期间，当相位
应该理解的是，上面关于图3a至图3f描述的示例性振荡器300和350仅仅是可以用于实现本文描述的实施例振荡器的许多可能的振荡器电路的几个例子。
图4a至图4d示出了可以用于实现图2a和图2c中所示的脉冲发生器202的各种脉冲发生电路。图4a示出了包括振荡器402、计数器404和数字比较器406的基于振荡器的脉冲发生器400。在操作期间，时钟信号clk复位计数器404，并且计数器404开始计数由振荡器402产生的边沿。数字比较器406将计数器404的输出与预定的数字值进行比较。一旦计数器404的值超过了预定的数字值，数字比较器406就产生一个脉冲。在一些实施例中，多个阈值可以被使用，使得当计数器404的输出处于数字值的预定范围内时数字比较器406的输出为高。这样，脉冲的相对相位可以关于时钟信号clk的上升沿被调整。数字比较器406还可以具有用于产生由系统的各种组件使用的其他控制信号的多个控制输出。例如，数字比较器406可以产生单独的控制信号以控制最后一级相位参考积分器的采样或者控制在每个相位参考积分器内执行的数字计算。振荡器402、计数器404和数字比较器406可以使用本领域已知的振荡器、计数器和数字比较器电路来实现。
图4b示出了可用于实现图2a和图2b中所示的脉冲发生器202的另一脉冲发生电路410。如图所示，脉冲发生电路410包括sr触发器412和延迟元件414。应该理解的是，sr触发器的使用仅仅是可以被用在实施例脉冲发生器中的许多类型的寄存器电路的一个例子。在替代实施例中，脉冲发生器410可适用于使用其他类型的触发器或寄存器电路。在操作期间，时钟信号clk设置触发器412，由此导致脉冲信号pulse变高。在由延迟元件414定义的延迟周期之后，触发器412被复位并且脉冲信号pulse变低。因此，在各种实施例中，脉冲发生电路410产生具有与延迟元件414的延迟时间相对应的脉冲宽度的脉冲。
图4c示出了可用于实现图4b中所示的延迟电路414的延迟电路414。如图所示，延迟电路414包括第一延迟级，该第一延迟级包括缓冲器420，随后是包括串联电阻器ra和并联电容器ca的一阶rc电路。第一延迟级之后是第二延迟级，该第二延迟级包括缓冲器422，接着是包括串联电阻器rb和并联电容器cb的另一个一阶rc电路。在一个特定实施例中，电阻器ra和rb具有大约1kω的电阻，并且电容器ca和cb具有400ff的电容。在替代实施例中，电阻器ra和rb的其他电阻值以及电容器ca和cb的其他电容值可以被用来实现根据特定系统的规格所需的特定延迟。还应该理解，在替代实施例中，延迟电路414可以包括多于或少于图4c中所示的两个延迟级。
图4d示出了可用于实现图2a和图2c中所示的脉冲发生器202的另一脉冲发生电路430。如图所示，脉冲发生电路410包括d触发器432，随后是用作延迟元件的反相器436的链。反相器436的输出通过与门438耦合到触发器432的clr端子，并且脉冲发生电路430的脉冲输出由与门434产生，当触发器432的q输出为高并且反相器436的链的输出为低时，该与门434产生高输出。在各种实施例中，由脉冲发生电路430产生的脉冲的脉冲宽度由反相器436的延迟时间、与门438以及触发器432清除所需的时间来被设置。在替代实施例中，反相器436可以由图4c中示出的一个或多个延迟电路414代替。还应该理解的是，脉冲发生电路430可以使用其他逻辑或功能等效的电路来实现。此外，图4a至图4d中所示的示例脉冲发生电路仅仅是可用于设置实施例振荡器被激活的时间的许多可能的脉冲发生电路的几个例子。在进一步的替代实施例中，本领域已知的其他脉冲发生电路可以被使用。
图5a示出了可用于实现图2a中所示的相位参考积分器106和114的实施例相位参考积分器500的示意图。如图所示，相位参考积分器500包括计数器502、反馈计数器504和减法电路501。可以使用加法器506(其输出耦合到其输入之一)实现的反馈计数器504被配置为根据fb(t)的值而增加。在操作期间，计数器502在振荡器输出信号w(t)的每个上升沿增加以产生计数器输出，并且反馈计数器504在系统采样时钟clk(t)的上升沿处被增加fb(t)的值。减法电路501从计数器502的值中减去反馈计数器504的值以产生数字输出信号pri(t)。在一些实施例中，信号反馈信号fb(t)可以由与过采样数据转换器中的最后一个相位参考积分器耦合的比较器或其他数字电路产生。在一些实施例中，计数器502和反馈计数器504可以包括饱和逻辑以防止计数器饱和。备选地，当计数器502和/或计数器504溢出时，计数器502和/或计数器504可以被允许将其值重新回到零或某个其他值，使得由减法电路501确定的计数器输出值之间的差保持有效。在一些实施例中，可以使用模计数器来实现计数器502和/或反馈计数器504。
图5b示出了说明图5a中所示的实施例相位参考积分器500的操作的波形图。如图所示，pri(t)的值在振荡器输出信号w(t)的每个上升沿递增，并在系统采样时钟clk(t)的每个上升沿递减fb(t)的值。在许多实施例中，如图5b所示，振荡器输出信号w(t)和系统采样时钟clk(t)可以彼此异步。
在各种实施例中，实施例相位参考积分器通常用作时间数字转换器。虽然计数器可以被用来执行如图5a所示的这个功能，但是其他实施例时间数字转换器电路可以在不使用计数器的情况下执行相位参考积分器的功能。例如，图5c所示的时间数字转换器550包括具有耦合到振荡器输出信号w(t)的输入的延迟线电路552。延迟线电路552具有串联连接的延迟元件554的链，其输入和输出被耦合到触发器556的数据输入。延迟线元件554可以例如使用本领域已知的数字缓冲器电路来实现。在操作期间，振荡器输出信号w(t)通过延迟线电路552的延迟元件554传播，其在触发器556的数据输入端d处产生高和低信号。启用信号enable(t)在下降沿对触发器556钟控，并且每个触发器556的输出被数字电路558处理，该数字电路558基于触发器556的输出的状态来形成数字值y[n]。在一些实施例中，数字电路558使用编码器、随后是寄存器(未示出)或其他数字电路来实现，以将触发器556的输出的值映射到与振荡器输出信号w(t)的周期有关的二进制值。
图5d示出了利用上文关于图5c描述的时间数字转换器550的基于一阶振荡器的西格玛德尔塔调制器560的一部分的框图。如图所示，时间数字转换器550的时钟输入(其对应于图5c中所示的信号enable(t))被耦合到脉冲发生器202的输出，该脉冲发生器202在系统采样时钟clk(t)的上升沿上产生脉冲。enable(t)还被耦合到vco222的启用输入，vco222被配置为在如上面关于图2b所述的时钟周期的一部分期间激活vco222。
应该理解的是，图5a中所示的相位参考积分器500和图5c中所示的时间数字转换器550仅仅是可以用于实现实施例基于振荡器的转换器的许多可能电路的两个例子。在替代实施例中，可以使用其他电路，诸如2015年8月11日发布的标题为“systemandmethodforanoversampleddataconverter”的美国专利9,106,211的图4a、图6和图7c中所描述的那些电路，并且通过引用将其全部内容并入本文。
图6a和图6b示出了根据本发明实施例的两个传感器系统。图6a示出了包括mems传声器、偏置电路602、驱动器606和实施例过采样数据转换器601的数字传声器系统600。在一个实施例中，mems传声器604经由驱动器606对接到过采样数据转换器601并且经由偏置电路602使用本领域中已知的驱动器和mems偏置电路来被偏置。过采样数据转换器601包括基于振荡器的三阶西格玛德尔塔调制器，其具有：包括vco608和相位参考积分器610的第一级积分器；包括dco612和相位参考积分器614的第二级积分器；以及包括dco616和相位参考积分器618的第三级积分器。如上面关于图2a至图2c、图3a至图3f、图4a至图4d所述，振荡器608、612和616经由脉冲发生器620被启用和禁用。数字电路622将相位参考积分器618的输出与阈值进行比较并且产生位流输出和反馈信号。该反馈信号用于确定相位参考积分器610、614和618内的计数器是递增的还是递减的。抽取滤波器624使用本领域已知的抽取电路和方法产生多位输出d[1:n]。
在一些实施例中，偏置电路602、驱动器606和过采样数据转换器601被一起集成在单个半导体衬底(诸如硅衬底)上，以形成单片集成电路，并且mems传声器604被集成在单独的半导体衬底上。备选地，mems传声器604、偏置电路602、驱动器606和过采样数据转换器601被一起集成在单个半导体衬底上。备选地，数字传声器系统600可以在两个或更多个集成电路上被不同地划分。
图6b示出了包括传感器652和三阶过采样数据转换器651的传感器系统650。过采样数据转换器651类似于图6a所示的过采样数据转换器601，除了第一积分器的振荡器654直接与传感器652对接之外。在一些实施例中，传感器652被用作振荡器654的电抗元件。例如，如果使用mems传感器来实现传感器652，则输出电容可以用作振荡器654的定时元件。因此，随着mems652的电容改变，振荡频率改变。传感器652可以与过采样数据转换器651集成在相同的半导体衬底上，或者可以与过采样数据转换器651分开实现。
应该理解，过采样数据转换器601和651的架构仅仅是实施例过采样数据转换器的许多示例中的两个。在替代实施例中，调制器可以具有与图6a和图6b中所示不同的结构和/或可以具有不同的调制器阶，并且可以具有比三个基于振荡器的积分器更多或更少的结构。在一些实施例中，基于振荡器的积分器可以与基于非振荡器的积分器结合。此外，在一些实施例中，过采样数据转换器的仅一个子集的积分器可以利用可以被启用和禁用的实施例振荡器。例如，在一个实施例中，调制器的较早级可以利用实施例振荡器，而噪声通过较早级的增益而衰减的较后级可以利用噪声更大的级。实施例调制器的实现还可以包含美国专利9,106,211中描述的架构细节。
本文公开的电路和系统的逻辑功能可以使用定制数字逻辑、标准单元数字逻辑来实现，以及/或者可以在运行在处理器、微控制器或数字信号处理器上的软件中实现。这种处理器可以包括例如处理器核心、耦合到处理器核心的存储器以及一个或多个输入/输出端口。备选地，本领域已知的其他电路和系统可以被用来实现这些功能。实施例逻辑电路也可以使用逻辑等价物来实现。在一些实施例中，本文描述的有效高逻辑可以使用有效低逻辑来实现，被公开为在上升沿被钟控的电路可以在下降沿被钟控，并且配置为递增的计数器和电路可以递减，反之亦然。实施例电路可以使用诸如cmos、精细几何cmos或其他工艺技术等各种工艺技术在半导体衬底(诸如硅衬底或本领域已知的其他衬底类型)上实现。
图7示出了关于针对三个二阶过采样调制器系统的单位间隔(ui)中的周期到周期rms的以db为单位的模拟snr的图。曲线700表示图1a中所示的二阶过采样数据转换器100的snr。如图所示，二阶过采样数据转换器100的snr的范围为从对于小于10-3rmsui的抖动约为90db到对于10-3rmsui的抖动约为55db。曲线702表示图2a中所示的实施例二阶过采样数据转换器200的snr，其中脉冲发生器202被建模为产生理想的恒定脉冲宽度。如图所示，实施例二阶过采样数据转换器200的snr对时钟抖动相对不敏感，并且在系统采样时钟上存在高达10-3rmsui的抖动的情况下维持至少88db的snr。曲线704表示图2a中所示的实施例二阶过采样数据转换器200的snr，其中脉冲发生器202被建模为产生与物理电路一致的脉冲宽度的变化。脉冲发生器202产生的建模抖动使用脉冲发生器202的器件级电路仿真、使用130nmcmos器件模型来被建模。
如图所示，实施例二阶过采样数据转换器200的snr在系统采样时钟上存在高达10-1rmsui的抖动的情况下保持至少70db的近似恒定的snr。在该示例中，过采样转换器的噪声由脉冲发生器202产生的抖动主导。因此，在图7的具体示例中，针对具有大于约1.3×10-1rmsui的抖动的rms采样抖动的系统采样时钟，图2a的实施例二阶调制器优于图1a中所示的二阶调制器。应该理解的是，图7所示的比较snr性能仅仅是一个具体的比较示例。基于包括其调制器架构、电路设计、器件技术和环境条件的特定系统的具体细节，其他实施例调制器系统可以具有不同的snr性能。
在一些实施例中，图2a中示出的实施例二阶调制器200可以被进一步配置为具有选择性地启用和禁用实施例振荡器204和212的特征。因此，在提供的系统采样时钟具有低抖动量的情况和环境中，二阶调制器200中示出的振荡器204和212可以在系统采样时钟clk的整个周期期间保持启用。另外，在一些实施例中，振荡器204和212可以被配置为在该模式中具有较低的操作频率，以便保持与振荡器204和212被启用和禁用的模式一致的环路增益。在所提供的系统采样时钟具有高抖动量的情况和环境中，振荡器204和212可以根据上述实施例来被启用和禁用。
图8示出了可以应用于所有公开的实施例的实施例方法的流程图800。一旦在步骤802中接收到系统采样时钟，则振荡器在步骤804中被启用，第一周期计时器在步骤806中被启动，并且振荡器的频率在步骤808中根据输入信号来被设置。步骤802、804、806和808或这些步骤的子集可以顺序地或同时发生。在一些实施例中，振荡器可以是第一级振荡器，诸如分别在图2a、图5a和图5b中所示的振荡器204、508和554。振荡器也可以是稍后级振荡器，诸如图2a中所示的振荡器212、图6a中所示的振荡器612和616或图6b中所示的振荡器654、612和616。第一周期计时器可以使用本文公开的实施例脉冲发生器来实现。
在步骤810中，每当振荡周期由振荡器产生时，诸如本文描述的实施例相位参考积分器的时间数字转换器的值递增。在一些替代实施例中，时间数字转换器的值可以递减而不递增。在步骤812中，确定第一周期的时间是否已经到期。如果第一周期的时间没有到期，则步骤808、810和812被重复，并且经由时间数字转换器振荡继续被递增。如果第一周期的时间已经到期，则在步骤814中振荡器被冻结，直到下一个系统采样时钟边沿在步骤802中被接收。在使用多个振荡器来实现更高阶调制器的实施例中，所有振荡器或振荡器的子集在步骤814中可以被冻结。备选地，振荡器可以通过显著降低振荡频率来被禁用，使得振荡器的相位与其额定操作频率相比以较慢的速率前进。在步骤816中，各种数字操作可以被执行，包括例如确定最后的相位参考积分器的输出是高于还是低于阈值，和/或对确定相位参考积分器反馈计数器递增(或者根据具体的实施方式而递减)程度的反馈的值进行更新。一旦下一个系统采样时钟边缘已被接收，则步骤804、806、808、810、812和814被重复。
这里总结了本发明的示例实施例。其他实施例也可以从整个说明书和本文提交的权利要求来理解。
示例1：一种电路包括：第一振荡器，其具有取决于第一输入处的输入信号的振荡频率，其中第一振荡器被配置为当启用输入处于第一状态时振荡并且当启用输入处于第二状态时冻结其相位；第一时间数字转换器，其具有耦合到第一振荡器的输出的输入；以及脉冲发生器，其具有耦合到该电路的第一时钟输入的输入和耦合到第一振荡器的启用输入的输出，其中脉冲发生器被配置为产生具有的脉冲宽度小于在第一时钟输入处的时钟信号的周期的脉冲。
示例2：如示例1中的电路，其中第一时间数字转换器包括具有耦合到第一振荡器的输出的时钟输入的计数器。
示例3：如示例1或2之一所述的电路，进一步包括基于振荡器的积分器级，其中基于振荡器的积分器级包括：数字控制振荡器(dco)，其具有耦合到第一时间数字转换器的输出的频率控制输入；以及具有耦合到dco的输出的输入的第二时间数字转换器。
示例4：如示例1至3之一所述的电路，其中dco进一步包括耦合到脉冲发生器的输出的启用输入，并且dco被配置为当启用输入处于第一状态时振荡并且当启用输入处于第二状态时冻结其相位。
示例5：如示例1至4之一所述的电路，进一步包括：反馈计数器；减法电路，其具有耦合到第一时间数字转换器的输出的第一输入和耦合到反馈计数器的输出的第二输入；以及比较器，其具有耦合到反馈计数器的输出的输入和耦合到反馈计数器的上/下选择输入的输出。
示例6：如示例1至5之一所述的电路，其中脉冲发生器包括：第二振荡器；计数器，其具有耦合到第二振荡器的输出的输入和耦合到该电路的第一时钟输入的复位输入；以及比较器，其耦合到计数器的输出。
示例7：如示例1至5之一所述的电路，其中脉冲发生器包括：触发器，其具有耦合到该电路的第一时钟输入的设置输入；以及延迟电路，其耦合在触发器的输出与触发器的复位输入之间。
示例8：如示例1至7之一所述的电路，其中第一振荡器包括环形振荡器，并且环形振荡器包括多个级，其中多个级中的每一级包括反相器和耦合在反相器的供电端子与电源节点之间的开关，并且开关包括耦合到第一振荡器的启用输入的控制节点。
示例9：如示例1至7之一所述的电路，其中第一振荡器包括张弛振荡器。
示例10：一种操作电路的方法，该方法包括：接收输入信号；当接收到时钟信号的边沿转变时，针对第一时间段启用第一振荡器，其中第一时间段小于时钟信号的周期，并且第一振荡器产生具有基于输入信号的频率的振荡信号；在接收到时钟信号的边沿转变之后，对振荡信号的振荡次数进行计数；以及在第一时间段结束时冻结第一振荡器。
示例11：如示例10中所述的方法，其中接收输入信号包括从传声器接收输入信号。
示例12：如示例10或11之一所述的方法，其中针对第一时间段启用第一振荡器进一步包括：在接收到时钟信号的边沿转变时产生具有第一时间段的脉冲宽度的脉冲，以及将该脉冲施加到第一振荡器的启用输入。
示例13：如示例10至12之一所述的方法，进一步包括将计数的振荡次数施加到与第一振荡器串联耦合的n-1个基于振荡器的基于积分器的级，其中每个基于振荡器的基于积分器的级包括数字输入端口、数字输出端口、被配置为具有与数字输入端口的值成比例的频率的频率可控振荡器、以及具有耦合到频率可控振荡器的输出的时钟输入和耦合到数字输出端口的输出的时间数字转换器，其中n是大于或等于2的整数。
示例14：如示例10至13之一所述的方法，进一步包括：将计数的振荡次数与第一阈值进行比较；基于该比较来递增反馈计数器；以及从计数的振荡次数中减去反馈计数器的值。
示例15：如示例10至13之一所述的方法，进一步包括基于该比较来产生位流，其中该位流包括接收的输入信号的过采样数字表示。
示例16：一种电路，包括：脉冲发生器，其具有耦合到该电路的时钟输入的输入，其中脉冲发生器被配置为产生具有的脉冲宽度小于在时钟输入处的时钟信号的周期的脉冲；以及串联耦合的多个基于振荡器的积分器级，其中每个基于振荡器的基于积分器的级包括振荡器和耦合到振荡器的输出的相位参考积分器，并且多个基于振荡器的积分器级中的至少一个的振荡器被配置为根据由脉冲发生器产生的脉冲来冻结其相位。
示例17：如示例16中的电路，进一步包括比较电路，其具有耦合到多个基于振荡器的积分器级的最后一级的输入和耦合到多个基于振荡器的积分器级中的每一个的相位参考积分器的输出。
示例18：如示例16或17之一所述的电路，进一步包括耦合到比较电路的输出的抽取滤波器。
示例19：根据示例16至18之一所述的电路，进一步包括mems传感器，其具有耦合到多个基于振荡器的积分器级中的第一级的输入的输出。
示例20：示例19的电路，其中mems传感器是mems传声器。
示例21：如示例16至20之一所述的电路，其中脉冲发生器和多个基于振荡器的积分器级被设置在半导体衬底上。
示例22：一种电路，包括：第一振荡器，其具有取决于第一输入处的输入信号的振荡频率，其中第一振荡器被配置为当启用输入处于第一状态时振荡并且当启用输入处于第二状态时以降低的频率振荡；第一时间数字转换器，其具有耦合到第一振荡器的输出的输入；以及脉冲发生器，其具有耦合到该电路的第一时钟输入的输入和耦合到第一振荡器的启动输入的输出，其中脉冲发生器被配置为产生具有的脉冲宽度小于第一时钟输入处的时钟信号的周期的脉冲。
示例23：示例22的电路，其中当启用输入处于第一状态时，降低的频率比振荡频率低至少十倍。
实施例的优点包括在存在抖动系统时钟的情况下在具有基于振荡器的积分器的过采样数据转换器中实现更高snr的能力。另一个优点包括在基于振荡器的过采样转换器中降低亚稳态风险，其中基于振荡器的积分器和系统时钟相互异步操作。
虽然已经参考说明性实施例对本发明进行了描述，但是这个描述并不意图被解释为限制意义。说明性实施例的各种修改和组合以及本发明的其他实施例在参考说明书后对本领域技术人员将是显而易见的。因此，所附权利要求旨在涵盖任何这样的修改或实施例。
根据rea拨款协议，导致本发明的研究已经得到了欧盟第七框架计划(fp7/2007-2013)的人员计划(玛丽居里行动)的资助。
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