用于多线接口的实体层电路的制作方法

本发明关于多线数据接口，尤指适用于多线数据接口的不同实体层模式的实体层电路和实体媒介附加子层。

背景技术：

如智能手机之类的移动装置，内部包含各种不同用途的元件，例如应用处理器(applicationprocessor)、显示器、cmos图像感测器等。这些元件需要通过实体接口进行互连，例如，应用处理器可以通过一个接口，向显示器提供帧数据，以呈现视觉内容。或者，cmos图像感测器可以通过一个接口，向应用处理器提供感测到的图像数据，以输出照片或视频。

由移动产业处理器界面(mobileindustryprocessorinterface,mipi)联盟所制定的mipi规范被广泛应用在上述移动装置的元件间信号通信和数据传输。mipid-phy是mipi规范之一。在mipid-phy接口中，通过一个时脉通道和一到四个数据通道来进行实现通信。每个数据通道包含差动信号对。时脉通道用于传输差动时脉信号，而每个数据道用于传输差动数据信号。

为了满足特定数据(例如图像数据)的高速传输要求，mipi联盟新开发且定义了mipic-phy规范。在mipic-phy接口中，通过三条信号线来进行通信。信号线分别传输三数值(three-valued)信号，三数值信号可以转换成二进位逻辑信号。mipic-phy的一个特征是将时脉嵌入在数据信号中，接收端在接收数据信号时执行时脉与数据回复。

虽然mipic-phy接口可以有效地实现高速信号通信并可以提供高吞吐量，但是这个接口对于移动装置中的所有元件和需求并非是必要的。所以若供应商能够提供同时适用于这两种规范的功能块(functionalblock)和/或集成电路，对制造商来说是相当乐见的。因此，有必要提供支援mipid-phy和mipic-phy规范的集成电路或半导体装置。

技术实现要素：

本发明的一个目的是提供适用于多线(multi-wire)接口的不同实体层模式的实体层电路与多信号实体媒介附加子层。本发明所提出的实体层电路和实体媒介附加子层在设计上已经考虑了不同实体层模式，例如mipid-phy和mipic-phy，之间的信号特性差异。从而实现了一种二合一的实体层(combophy)设备，其可无缝地与基于mipid-phy的设备或基于mipic-phy的设备进行连接。

本发明的实施例提供一种实体层电路，该实体层电路包含：四个信号接垫与一四信号实体媒介附加子层。该四信号实体媒介附加子层耦接于该四个信号接垫，包含：一四信号终端电路，耦接于该四个信号接垫；一第一差动放大器，耦接于一第一信号接垫与一第二信号接垫，用于接收该第一信号接垫与该第二信号接垫上的信号，据此输出一第一差动信号；一第二差动放大器，耦接于该第一信号接垫与一第三信号接垫，用于接收该第一信号接垫与该第三信号接垫上的信号，据此输出一第二差动信号；一第三差动放大器，耦接于两个开关，选择性地耦接于该第二信号接垫与该第三信号接垫或该第三信号接垫与一第四信号接垫，用于接收该第二信号接垫与该第三信号接垫上的信号，或者是该第三信号接垫与该第四信号接垫上的信号，据此输出一第三差动信号；一第一信号处理区块，耦接于该第一差动放大器，用于当该四信号pma操作于一第一实体层模式中时，处理该第一差动信号；一第二信号处理区块，耦接于该第一、第二与第三差动放大器，用于当该四信号pma操作于一第二实体层模式中时，处理该第一、第二与第三差动信号；以及一第三信号处理区块，耦接于该第三差动放大器，用于当该四信号pma操作于该第一实体层模式中时，处理该第三差动信号。

本发明的实施例提供一种实体层电路，该实体层电路包含：六个信号接垫以及一六信号实体媒介附加子层。该六信号实体媒介附加子层耦接于该六个信号接垫，包含：一六信号终端电路，耦接于该六个信号接垫；一第一差动放大器，耦接于一第一信号接垫与一第二信号接垫，用于接收该第一信号接垫与该第二信号接垫上的信号，据此输出一第一差动信号；一第二差动放大器，耦接于该第一信号接垫与一第三信号接垫，用于接收该第一信号接垫与该第三信号接垫上的信号，据此输出一第二差动信号；一第三差动放大器，耦接于两个开关，选择性地耦接于该第二信号接垫与该第三信号接垫或该第三信号接垫与一第四信号接垫，用于接收该第二信号接垫与该第三信号接垫上的信号，或者是该第三信号接垫与该第四信号接垫上的信号，据此输出一第三差动信号；一第四差动放大器，耦接于该第四信号接垫与一第五信号接垫，用于接收该第四信号接垫与该第五信号接垫上的信号，据此输出一第四差动信号；一第五差动放大器，耦接于该第四信号接垫与一第六信号接垫，用于接收该第四信号接垫与该第六信号接垫上的信号，据此输出一第五差动信号；一第六差动放大器，耦接于该第五信号接垫与该第六信号接垫，用于接收该第五信号接垫与该六五信号接垫上的信号，据此输出一第六差动信号；一第一信号处理区块，耦接于该第一差动放大器，用于当该六信号pma操作于一第一实体层模式中时，处理该第一差动信号；一第二信号处理区块，耦接于该第一、第二与第三差动放大器，用于当该六信号pma操作于一第二实体层模式中时，处理该第一、第二与第三差动信号；一第三信号处理区块，耦接于该第三差动放大器，用于当该六信号pma操作于该第一实体层模式中时，处理该第三差动信号；一第四信号处理区块，耦接于该第四、第五与第六差动放大器，用于当该六信号pma操作于该第二实体层模式中时，处理该第四、第五与第六差动信号；以及一第五信号处理区块，耦接于该第六差动放大器，用于当该六信号pma操作于该第一实体层模式中时，处理该第六差动信号。

本发明的一实施例提供一种用于一多线接口的时脉与数据回复电路，该时脉与数据回复电路包含：复数个异或(exclusive-or,xor)闸、复数个锁存器、一或闸与一工作周期校正电路。该复数个异或闸的每一者耦接于该多线接口中的一条导线，且每一者具有一普通输入与包含有一延迟元件的一延迟输入，其中每一xor闸从该普通输入与该延迟输入接收该导线上的同一信号，并且对所接收的该信号与该信号的延迟版本收进行一xor运算，以输出一xor输出信号。该复数个锁存器的每一者耦接于该复数个xor闸中之一，用于根据复数个xor输出信号中的一者锁存一预定信号，以输出一锁存输出信号，其中该复数个锁存器可被一重置控制信号所重置。该或闸耦接该复数个锁存器，用于对复数个锁存输出信号进行一或运算，以输出一时脉信号。该工作周期校正电路耦接于该或闸，用于根据该时脉信号，产生一重置控制信号来校正该时脉信号，以使该时脉信号具有50％的工作周期。

本发明的一实施例提供一种用于一多线接口的时脉与数据回复电路，该时脉与数据回复电路包含：复数个异或闸、复数个锁存器、一或闸与一延迟调整单元。该复数个异或闸的每一者耦接于该多线接口中的一条导线，且每一者具有一普通输入与包含有一延迟元件的一延迟输入，其中每一异或闸从该普通输入与该延迟输入接收该导线上的同一信号，并且对所接收的该信号与该信号的延迟版本收进行一异或运算，以输出一异或输出信号。该复数个锁存器的每一者耦接于该复数个异或闸中之一，用于根据复数个异或输出信号中的一者锁存一预定信号，以输出一锁存输出信号，其中该复数个锁存器可被一重置控制信号所重置。该或闸耦接该复数个锁存器，用于对复数个锁存输出信号进行一或运算，以输出一时脉信号。该延迟调整单元耦接于该或闸，用于根据复数个取样单元的复数个输出信号，产生该重置控制信号。

附图说明

图1为本发明实施例中一个包含支援双线通道phy模式和三线通道phy模式的四信号pma的phy电路。

图2为本发明实施例如何减少pma中的解序列器数量。

图3为本发明实施例中一个包含支援双线通道phy模式和三线通道phy模式的六信号pma的phy电路。

图4为本发明实施例如何利用时脉信号处理不同阶段的数据信号。

图5为本发明实施例中用于包含四信号pma的phy电路的信号接垫布置方式。

图6为本发明实施例中用于包含六信号pma的phy电路的信号接垫布置方式。

图7与图8为包含静电放电防护以及接垫屏蔽的信号接垫布置方式。

图9a-图9c为现有技术中适用于双线通道phy模式和三线通道phy模式的终端电路。

图10a-图10d为本发明实施例中适用于四信号pma的终端电路。

图11a-图11d为本发明实施例中适用于六信号pma的终端电路。

图12为本发明的一个实施例中用于三线通信连线的接收器中的cdr电路。

图13为关于具有工作周期校正电路的cdr电路的信号时序图。

图14为工作周期校正电路的一个实施例的详细电路图。

图15与图16解释图14的工作周期校正电路的运作的信号时序图。

图17为工作周期校正电路的另一个实施例的详细电路图。

图18解释图17的工作周期校正电路的运作的信号时序图。

图19为本发明的另一个实施例中用于三线通信连线的接收器中的cdr电路。

图20解释图19的延迟校正电路的运作的信号时序图。

附图标号

800、900、110、210、411、412实体媒介附加子层

600终端电路

811-813、911-916差动放大器

821、822、1110、1112、921、923、925s/h电路

823、1111、922、924、1010、1200cdr电路

831、832、833、1120、931-935、1020解序列器

840、1130、941、942、1030缓冲器

845、1035、943、944符元解码器

850、1040、951、952数据处理单元

100、200、300、400实体层电路

320、322、420、422esd防护电路

330、430实体编码子层

500、600、700终端电路

1210-1223、2011-2013延迟单元

1221-1223、2021-2023、2091-2092xor闸

1231-1233、2031-2033锁存器

1240、2040or闸

1250、1500、1800工作周期校正电路

1260、2060对齐延迟单元

1281-1282、2081-2082取样单元

1271-1272、2071-2072除频器

1511-1512选择器

1520tdc

1530、1820数字控制逻辑

1540、1830nand闸

1550、1840可编程延迟线

1810比较器

2000延迟调整单元

具体实施方式

在以下内文中，描述了许多具体细节以提供阅读者对本发明实施例的透彻理解。然而，本领域的技术人士将能理解，如何在缺少一个或多个具体细节的情况下，或者利用其他方法或元件或材料等来实现本发明。在其他情况下，众所皆知的结构、材料或操作不会被示出或详细描述，从而避免模糊本发明的核心概念。

说明书中提到的“一实施例”意味着该实施例所描述的特定特征、结构或特性可能被包含于本发明的至少一个实施例中。因此，本说明书中各处出现的“在一实施例中”不一定意味着同一个实施例。此外，前述的特定特征、结构或特性可以以任何合适的形式在一个或多个实施例中结合。

本发明主要在接收器的实体层电路(phy)中提供四信号(four-signal)实体媒介附加子层(physicalmediumattachmentsublayer,pma)和/或六信号(six-signal)pma，用于与符合mipic-phy规范或其他类型使用三条信号线来形成通道的phy规范(以下称为三线通道(three-wirelane)phy)，以及与符合mipic-phy规范或其他类型使用两条信号线来形成通道的phy规范(以下称为双线通道(two-wirelane)phy)进行通信连线。在本发明的实施例中，四信号pma和六信号pma可以以智慧财产权(intellectualproperty,ip)核心，ip方块或功能方块的形式实现，以提高设计生产率并使高度复杂的集成电路开发易于管理。

本发明的四信号pma和六信号pma都可以设置为与运作在mipid-phy模式(或其他类型的双线通道phy模式)和mipic-phy模式(或其他类型的三线通道phy模式)之一。对于它们中的每一者，四信号pma可以为一个通信连线提供两个“双线”通道或一个“三线”通道，而六信号pma可以为一个通信连线提供三个“双线”通道或两个“三线“通道”。

由于这些不同phy模式的信号特性，需要不同的信号处理过程/硬体资源来处理符合不同phy规范的信号。如下列内文所述，本发明提供了用于四信号和六信号pma的接垫布置方式、终端电路、解序列结构和时脉与数据回复电路。

发明整体

请参考图1，其为根据本发明实施例的phy电路的一部分的示意图。如图所示，phy电路包括四信号pma800和四个信号接垫d0p_t0a、d0n_t0b、d1p_t0c和d1n，以及四信号终端电路600。信号接垫d0p_t0a、d0n_t0b、d1p_t0c和d1n分别耦接至四信号pma800中的差动放大器811-813。四信号终端电路600还分别耦接到信号接垫d0p_t0a、d0n_t0b、d1p_t0c和d1n。因此，差动放大器811-813分别耦接到终端电路600。

通常，本实施例中的四信号pma800支援双线通道的phy模式(例如mipid-phy)和三线通道的phy模式(例如mipic-phy)。当四信号pma800被设配置为mipid-phy模式且在mipid-phy模式下操作于进行mipid-phy的通信连线时，它可以支援2个双线通道，信号接垫d0p_t0a和d0n_t0b连接到第一个双线通道，而信号接垫d1p_t0c和d1n连接到第二个双线通道。或者，当四信号pma800被设置为mipic-phy模式且在mipic-phy模式下操作于进行mipic-phy的通信连线时，信号接垫d0p_t0a，d0n_t0b和d1p_t0c被连接到一个三线通道。

在mipid-phy模式/信号连线的情形中，信号接垫d0p_t0a和d0n_t0b耦接到差动放大器811，并且差动放大器811基于信号接垫d0p_t0a和d0n_t0b上的信号之间的差异输出差动信号d0。信号接垫d1p_t0c和d1n通过开关耦接到差动放大器813，并且差动放大器813基于信号接垫d1p_t0c和d1n上的信号之间的差异输出差动信号d1。此外，一第一信号处理区块耦接到差动放大器811。并且，当四信号pma800以mipid-phy模式操作时，该第一信号处理区块用于处理差动信号d0。一第三信号处理区块耦接到差动放大器811。并且，当四信号pma800以mipid-phy模式操作时，该第三信号处理区块用于处理差动信号d1。

在一个实施例中，该第一信号处理区块至少包含取样与保持(sampleandhold,s/h)电路821。s/h电路821根据差动信号d0产生序列数据信号d0[1：0]和时脉信号d0_ck。第三信号处理区块至少包括s/h电路823，并且s/h电路823根据差动信号d1产生序列数据信号d1[1：0]和时脉信号d1_ck。

在一个实施例中，第一信号处理区块还可以包括2至8解序列器(2-to-8deserializer)831，其耦接到s/h电路821。s/h电路821输出数据信号d0[1：0]和时脉信号d0_ck到2至8解序列器831。2至8解序列器831对它们进行解序列操作，以产生多个并列数据信号d0[7：0]和时脉信号d0_bck。第三信号处理区块还可以包括2至8解序列器833，其耦接到s/h电路823。s/h电路823将数据信号d1[1：0]和时脉信号d1_ck输出到2至8解序列器833。2至8解序列器833对它们进行解序列操作，以产生多个并列数据信号d1[7：0]和时脉信号d1_bck。

在mipic-phy模式/信号连线的情形中，信号接垫d0p_t0a、d0n_t0b与d1p_t0c耦接到差动放大器811-813。差动放大器811基于信号接垫d0p_t0a和d0n_t0b上的信号之间的差异输出差动信号t0ab。差动放大器812基于信号接垫d1p_t0c与d0p_t0a上的信号之间的差异输出差动信号t0ca。差动放大器813基于信号接垫d0p_t0b与d1p_t0c上的信号之间的差异输出差动信号t0bc。差动放大器811-813耦接至一第二信号处理区块。当四信号pma800以mipic-phy模式操作时，该第二信号处理区块用于处理差动信号t0ab、t0bc与t0ca。

在一实施例中，第二信号处理区块至少包含c-phy时脉与数据恢复(clockanddatarecovery,cdr)电路822，并且c-phycdr电路822根据差动信号t0ab、t0bc、和t0ca产生一组序列数据信号t0ab[1：0]、t0bc[1：0]和t0ca[1：0]以及相应的时脉信号t0_ck。

在一个实施例中，第二信号处理区块至少包含耦接到c-phycdr电路822的2至8解序列器832。c-phycdr电路822输出信号t0ab[1：0]、t0bc[1：0]与t0ca[1：0]和t0_ck到2至8解序列器832。2至8解序列器832根据时脉信号t0ck，对信号t0ab[1：0]、t0bc[1：0]与t0ca[1：0]进行解序列操作，从而产生一组并行数据信号t0ab[7：0]、t0bc[7：0]、t0ca[7：0]和相应的时脉信号t0_bck。

2至8解序列器832进一步耦接到8至7先进先出缓冲器(first-in,first-outbuffer,fifo)840，并且8至7fifo840将8位元数据信号t0ab[7：0]、t0bc[7：0]与t0ca[7：0]转换为7位元长。8至7fifo840耦接到7符元解码单元(7-symboldecodingunit)845。7符元解码单元845用于解码从8至7fifo840读取出的数据信号，从而产生数据符元。7符元解码单元845耦接到数据处理单元850。数据处理单元850用于处理7符元解码单元845输出的数据符元。数据处理单元850可包括7符元至16位元解映射器(demapper)，用于将从7符元解码单元845所接收的每7个符元解映射为16位元数据字组。

此外，8至7fifo840、7符元解码单元845和数据处理单元850共同作为为四信号pma800中的c-phy解码处理器860。此外，四信号pma800中的8至7fifo和7符元解码单元的顺序是可互换的。根据本发明的不同实施例，符元解码单元可以设置在fifo之前(可参考申请人的美国专利申请案，案号为15/956,709，其中公开了符元解码单元在fifo之前的架构)。

由于四信号pma800可能不会同时操作在mipid-phy模式与mipic-phy模式中，因此可以减少配置在四信号pma800中的2至8解序列器的数量。请参考图2以更进一步理解。当操作mipid-phy模式中时，s/h电路1110和1112可以共享同一个2至8解序列器1120，并且2至8解序列器1120分别根据时脉信号d0_ck和d1_ck，对数据信号d0[1：0]和d1[1:0]进行解序列化。另一方面，当在mipic-phy模式中操作时，c-phycdr电路1111仅需要一个2至8解序列器1120，并且2至8解序列器1120根据时脉信号t0_ck，对数据信号t0ab[1：0]、t0bc[1：0]和t0ca[1：0]进行解序列化。与图1中的四信号pma800所需的三个单独的解序列器831-833相较，这种实现方式显著地提高了电路面积利用效率。

图3为可以支援mipid-phy通信连线和mipic-phy通信连线的本发明的另一实施例。如图所示，图3中的phy电路包含六信号pma900、信号d0p_t0a、d0n_t0b、d1p_t0c、d1n_t1a、d2p_t1b和d2n_t1c以及六信号终端电路700。信号接垫d0p_t0a、d0n_t0b、d1p_t0c、d1n_t1a、d2p_t1b和d2n_t1c分别耦接到6信号pma900的差动放大器911-916。六信号终端电路700也分别耦接到信号接垫d0p_t0a、d0n_t0b、d1p_t0c、d1n_t1a、d2p_t1b和d2n_t1c。因此，差动放大器911-916分别耦接到六信号终端电路700。

当六信号pma900被设置为mipid-phy模式，并在mipid-phy模式下操作于基于mipid-phy的通信连线中时，信号接垫d0p_t0a和d0n_t0b被连接到mipid-phy通信连线中的第一个双线通道，信号接垫d1p_t0c和d1n_t1a被连接到mipid-phy通信连线中的第二个双线通道，并且接垫d2p_t1c和d2n_t1c被连接到mipid-phy通信连线中的第三个双线通道。或者，当六信号pma900被设置为mipic-phy模式，并在mipic-phy模式下操作于基于mipic-phy的通信连线中时，信号接垫d0p_t0a、d0n_t0b和d1p_t0c被连接到mipic-phy通信连线中的第一个三线通道，信号接垫d1n_t1a，d2p_t1b和d2n_t1c连接到mipic-phy通信连线中的第二个三线通道。

在mipid-phy模式/通信连线的情况下，信号接垫d0p_t0a和d0n_t0b耦接到差动放大器911，并且差动放大器911基于信号接垫d0p_t0a和d0n_t0b上的信号之间的差异输出差动信号d0。信号接垫d1p_t0c和d1n_t1a通过开关耦接到差动放大器913，并且差动放大器913基于信号接垫d1p_t0c和d1n_t1a上的信号之间的差异输出差动信号d1。信号接垫d2p_t1b和d2n_t1c通过开关耦接到差动放大器916，并且差动放大器916基于信号接垫d2p_t1b和d2n_t1c上的信号之间的差异输出差动信号d2。此外，第一信号处理区块耦接到差动放大器911，并且当六信号pma900操作于mipid-phy模式时，第一信号处理区块被用于处理差动信号d0。第三信号处理区块耦接到差动放大器913，并且当六信号pma900操作于mipid-phy模式时，第三信号处理区块被用于处理差动信号d1。第五信号处理区块耦接到差动放大器916，并且当六信号pma900操作于mipid-phy模式时，第五信号处理区块被用于处理差动信号d2。

在一个实施例中，第一信号处理区块至少包括s/h电路921。s/h电路921根据信号d0，产生序列数据信号d0[1：0]和时脉信号d0_ck。第三信号处理区块至少包括s/h电路923，并且，s/h电路923根据信号d1，产生序列数据信号d1[1：0]和时脉信号d1_ck。第五信号处理区块至少包括s/h电路925，s/h电路925根据信号d2，产生序列数据信号d2[1：0]和时脉信号d2_ck。

在一个实施例中，第一信号处理区块还可以包括2至8解序列器931，其耦接到s/h电路921。s/h电路921输出数据信号d0[1：0]和时脉信号d0_ck到2至8解序列器931。2至8解序列器931对这些信号进行解序列操作，以产生多个并列数据信号d0[7：0]和时脉信号d0_bck。第三信号处理区块还可以包括2至8解序列器933，其耦接到s/h电路923。s/h电路923输出数据信号d1[1：0]和时脉信号d1_ck到2至8解序列器933。2至8解序列器933对这些信号进行解序列操作，以产生多个并列数据信号d1[7：0]和时脉信号d1_bck。第五信号处理区块还可以包括2至8解序列器935，其耦接到s/h电路925。s/h电路925输出数据信号d2[1：0]和时脉信号d2_ck到2至8解序列器935。2至8解序列器935对这些信号进行解序列操作，以产生多个并列数据信号d2[7：0]和时脉信号d2_bck。

在mipic-phy模式/通信连线的情况下，信号接垫d0p_t0a和d0n_t0b耦接到差动放大器911，并且差动放大器911基于信号接垫d0p_t0a和d0n_t0b上的信号之间的差异，输出差动信号t0ab。信号接垫d0p_t0a和d1p_t0c耦接到差动放大器912，并且差动放大器912基于信号接垫d0p_t0a和d1p_t0c上的信号之间的差异，输出差动信号t0ca。信号接垫d1p_t0c和d0n_t0b通过开关耦接到差动放大器913，并且差动放大器913基于信号接垫d1p_t0c和d0n_t0b上的信号之间的差异，输出差动信号t0bc。信号接垫d1n_t1a和d2p_t1b耦接到差动放大器914，差动放大器914基于信号接垫d1n_t1a和d2p_t1b上的信号之间的差异，输出差动信号t1ab。信号接垫d1n_t1a和d2n_t1c耦接到差动放大器915，并且差动放大器915基于信号接垫d1n_t1a和d2n_t1c上的信号之间的差异，输出差动信号t1ca。信号接垫d2p_t1b和d2n_t1c通过开关耦接到差动放大器916，并且差动放大器916基于信号接垫d2p_t1b和d2n_t1c上的信号之间的差异，输出差动信号t1bc。

差动放大器911-913还耦接到一个第二信号处理区块。当六信号pma900被设置为mipic-phy模式时，第二信号处理区块用于处理差动信号t0ab、t0bc和t0ca。差动放大器914-916还耦接到一个第四信号处理区块。当六信号pma900被设置为mipic-phy模式时，第四信号处理区块用于处理差动信号t1ab、t1bc和t1ca。

在一实施例中，第二信号处理区块至少包括c-phycdr电路922，并且c-phycdr电路922根据信号t0ab、t0bc和t0ca，产生一组序列数据信号t0ab[1：0]、t0bc[1：0]与t0ca[1：0]以及相应的时脉信号t0_ck。第四信号处理区块至少包括c-phycdr电路924，并且根据信号t1ab、t1bc和t1ca，产生一组序列数据信号t1ab[1：0]、t1bc[1：0]与t1ca[1：0]以及相应的时脉信号t1_ck。

在一实施例中，第二信号处理区块还可以包括2至8解序列器932，其耦接到c-phycdr电路922。c-phycdr电路922输出信号t0ab[1：0]、t0bc[1：0]、t0ca[1：0]和t0_ck到2至8解序列器932。2至8解序列器932根据时脉信号t0ck，对信号t0ab[1：0]、t0bc[1：0]与t0ca[1：0]进行解序列操作，从而产生一组并列数据信号t0ab[7：0]、t0bc[7：0]、t0ca[7：0]和相应的时脉信号t0_bck。第四信号处理区块还可以包括2至8解序列器934，其耦接到c-phycdr电路924。c-phycdr电路924输出信号t1ab[1：0]、t1bc[1：0]、t1ca[1：0]和t1_ck到2至8解序列器934。2至8解序列器934根据时脉信号t1ck，对信号t1ab[1：0]、t1bc[1：0]与t1ca[1：0]进行解序列操作，从而产生一组并列数据信号t1ab[7：0]、t1bc[7：0]、t1ca[7：0]和相应的时脉信号t1_bck。

在一个实施例中，2至8解序列器932进一步耦合到8至7fifo941，并且8至7fifo941将8位元数据信号t0ab[7：0]、t0bc[7：0]、t0ca[7：0]转换为7位元长。8至7fifo941耦接到7符元解码单元943。7符元解码单元943用于解码从8至7fifo941中读取到的数据信号，从而产生数据符元。7符元解码单元943耦接到数据处理单元951。数据处理单元951用于处理由7符元解码单元943输出的数据符元。数据处理单元951可包括7符元至16位元解映射器，用于将从7符元解码单元943接收的每7个符元解映射成16位元数据字组。此外，8至7fifo941、7符元解码单元943和数据处理单元951共同作用为六信号pma900中的c-phy解码处理器960。此外，本发明的六信号pma中的fifo和符元解码单元的顺序是可互换的。根据本发明的各种实施例，符元解码单元亦可设置在fifo之前(可参考申请人的美国专利申请案，案号为15/956,709，其中公开了符元解码单元在fifo之前的架构)。

2至8解序列器934进一步耦合到8至7fifo942。8至7fifo942将8位元的数据信号t1ab[7：0]、t1bc[7：0]与t1ca[7：0]转换为7位元长。8至7fifo942耦接到7符元解码单元944。7符元解码单元944用于解码从8至7fifo942中读取的数据信号，从而产生数据符元。7符元解码单元944耦接到数据处理单元952。数据处理单元952用于处理由7符元解码单元944输出的数据符元。数据处理单元952可包括7符元至16位元解映射器，用于将从7符元解码单元944接收的每7个符元解映射为16位数据字组。此外，8至7fifo942、7符元解码单元944和数据处理单元952共同用作六信号pma900中的另一个c-phy解码处理器970。

如上所述，为了电路面积利用效率，可如图2所示的实施例一般，合并2至8解序列器931-933，亦可合并2至8解序列器934和935。

图4为如何利用时脉信号处理不同阶段的数据信号。如图所示，2至8解序列器1020根据时脉信号tck对数据信号ab[1：0]、bc[1：0]和ca[1：0]进行解序列操作，其中时脉信号tck的频率为通信连线的符元率(symbolrate)的一半。8至7fifo1030根据时脉信号bck将8位元数据信号ab[7：0]、bc[7：0]与ca[7：0]转换为7位长的数据字组，其中时脉信号bck的频率是符元率的1/8。7符元解码单元1035用于解码从8至7fifo1030中读取的数据信号，以根据时脉信号sck产生符元。数据处理单元1040耦接到7符号解码单元1035，并且被用于处理从7符元解码单元1035输出的符元。数据处理单元1040可以包括7符元至16位元的解映射器，其被设置为根据时脉信号sck，将从7符元解码单元1035接收的每7个符元解映射成16位元数据字组，其中时脉信号sck的频率是符元率的1/7。

请注意，图1与图3的实施例中提到的任何特定位元数的数据宽度旨在用于说明目的而不是限制。本领域通常技术人员应可理解如何根据不同的应用和设计要求选择不同的数据宽度位数来设置其中的各个元件，例如四信号和六信号pma中的解序列器，fifo、与符元解码单元。

接垫布置方式

从图1和图3中的phy电路发送的信号可能受到干扰，例如信号传输线之间的串扰(cross-talk)。因此，在各种设计中，通常应用了屏蔽(shielding)技术来减轻干扰。为了解决这些问题，本发明提供一种创新的接垫布置方式(padarrangement)，以更合理和有效地使用并分配接垫，从而屏蔽干扰。

图5为了根据本发明实施例接垫布置，其可用于包含四信号pma的phy电路。如图所示，phy电路100包括四信号pma110，以及用于与其他集成电路/设备连接的信号接垫d0p_t0a、d0n_t0b、ckp_t0c和ckn_xxx，其通过任何可能类型的导体耦合到四信号pma110。屏蔽接垫(shieldingpad)sh耦接到地或电源电压，并且用于屏蔽信号接垫d0p_t0a和d0n_t0b以防止与信号接垫ckp_t0c和ckn_xxx的干扰。

四信号pma110可以被配置为双线通道phy模式(例如，mipid-phy)或三线通道phy模式(例如，mipic-phy)。在双线通道phy模式中，信号接垫d0p_t0a和d0n_t0b可以形成数据通道，而信号接垫ckp_t0c和ckn_xxx可以做为时脉通道。信号pma110通过信号接垫d0p_t0a和d0n_t0b发送/接收一对数据信号，并通过信号接垫ckp_t0c和ckn_xxx发送/接收一对时脉信号。在三线通道模式中，三个信号接垫形成一个通道。例如，信号接垫d0p_t0a、d0n_t0b和ckp_t0c形成一个通道，并且可以不使用信号接垫ckn_xxx。

请注意，在本发明的各种实施例中，图5中所示的接垫布置方式可以进一步适用于包括n个信号接垫和m个屏蔽接垫的phy电路，其中n和m是正整数。在这样的实施例中，n个信号接垫包括至少四个信号接垫，而m个屏蔽接垫包括至少一个屏蔽接垫。该至少四个信号接垫和该至少一个屏蔽接垫可被布置成类似于图5中所示的接垫布置形式。

图6为了根据本发明实施例接垫布置，其可用于包含六信号pma的phy电路。如图所示，phy电路200包括六信号pma210和信号接垫d0p_t0a、d0n_t0b、ckp_t0c、ckn_t1a、d1p_t1b和d1n_t1c，用于与另一集成电路/装置连接。屏蔽接垫sh0、sh1和sh2耦接到地或电源电压，并且用于使某些信号接垫免受由其他信号接垫的干扰。

六信号pma210可被设置为双线通道phy模式或三线通道phy模式。在双线通道phy模式中，信号接垫d0p_t0a和d0n_t0b以及d1p_t1b和d1n_t1c形成数据通道，而信号接垫ckp_t0c和ckn_xxx形成时脉通道。六信号pma210通过信号接垫d0p_t0a和d0n_t0b以及d1p_t1b和d1n_t1c发送/接收数据信号对，并通过信号接垫ckp_t0c、ckn_t1a发送/接收一对时脉信号。在三线通道phy模式中，三个接垫形成一个通道。例如，信号接垫d0p_t0a、d0n_t0b和ckp_t0c形成一个三线通道，而信号接垫ckn_t1a、d1p_t0b和d1n_t1c形成另一个三线通道。

请注意，在本发明的各种实施例中，图6中所示的接垫布置方式可以进一步适用于包括n个信号接垫和m个屏蔽接垫的phy电路，其中n和m是正整数。在这样的实施例中，n个信号接垫包括至少六个信号接垫，而m个屏蔽接垫包括至少三个屏蔽接垫。该至少六个信号接垫和该至少三个屏蔽接垫可被布置成类似于图6中所示的接垫布置形式。

请参考图7和图8，该些图示出了关于静电放电(electrostaticdischarge,esd)防护和接垫屏蔽的接垫布置。图7示出了根据本发明实施例的接垫布置，其可用于包含六信号pma的phy电路。如图所示，phy电路300包含六信号pma210，物理编码子层(physicalencodingsublayer,pcs)330、esd防护电路320和322以及用于与另一集成电路/设备连接的信号接垫d0p_t0a、d0n_t0b、ckp_t0c、ckn_t1a、d1p_t1b和d1n_t1c。屏蔽接垫sh0和sh4用于将esd防护电路320和322耦接到地，以提供电磁屏蔽。另外，屏蔽接垫sh1、sh2和sh3耦接到地或电源电压，并且用于屏蔽某些信号接垫免于受到其他信号接垫的干扰。

图8为根据本发明实施例的接垫布置，其可用于包含六信号pma和四信号pma的组合的phy电路。如图所示，phy电路400包括六信号pma411、四信号pma412、pcs430、esd防护电路420和422。六信号pma411通过信号接垫d0p_t0a、d0n_t0b、ckp_t0c、ckn_t1a、d1p_t1b和d1n_t1c与另一个集成电路/设备连接。四信号pma412通过信号接垫d0p_t0a、d0n_t0b、ckp_t0c和ckn_xxx与另一个集成电路/设备连接。屏蔽接垫sh0和sh6用于将esd防护电路420和422耦合到地，以提供电磁屏蔽。另外，屏蔽接垫sh1、sh2、sh3、sh4和sh5耦接到地或电源电压，并且用于屏蔽某些信号接垫免于受到来自其他信号接垫的干扰。

终端电路

如上所述，本发明的四信号pma和六信号pma都可以设置为在双线通道phy模式或三线通道phy模式下操作。因此，需要提供一种适用于不同phy模式的信号特性的终端电路(terminationcircuit)。

图9a示出了现有技术中适用于双线通道phy模式和三线通道phy模式的终端电路。通过控制图9a的终端电路500中的开关。如图9a所示，终端电路500可以切换到第一配置，以适应图9b所示的双线通道。或者，切换到第二配置以适应图9c所示的三线通道。在mipi标准中，要求三线通道中的等效去耦电容(decouplingcapacitor)大于双线通道中的等效去耦电容。因此，每个去耦电容性元件c1、c2和c3的电容值将是1x(其中“x”表示单位电容值)。然而，这种实现方式将导致如图9c所示的三线通道配置中的电容冗余(即，电容性元件c2)。为了克服三线通道配置中终端电路500的电容冗余，本发明提供了一种用于改进终端电路的创新架构。

图10a示出本发明实施例的四信号终端电路600，其可用于包含四信号pma的phy电路。终端电路600包括可调式电阻性元件r1-r4，开关s61-s62和去耦电容性元件c1-c3(每个电容性元件c1-c2具有0.5x的电容值，而电容性元件c3具有1x的电容值)。在本实施例中，每个可调式电阻性元件r1-r4可以耦接到一个包含有四信号pma(例如四信号pma800)的phy电路的一个信号接垫。请注意，根据本发明的各种实施例，可调式电阻性元件r1-r4可以其他类型的阻抗元件(electricalimpedance)替换。

请同时参考图1与图10a。当四信号pma800设置在双线通道phy模式下操作时，每两个信号接垫将形成一个通道，可分别通过信号接垫d0p_t0a和d0n_t0b发送/接收一对差动信号，而通过信号接垫d1p_t0c和d1n分别发送/接收另一对时脉信号。此时，开关s62导通且开关s61未导通(如图10b所示)。因此，在信号接垫d0p_t0a和d0n_t0b处获得的等效去耦电容值为(0.5+0.5)x，并且在接垫d1p_t0c和d1n处获得1x的去耦电容值。此外，当四信号pma800设置三线通道phy模式下操作时，开关s61导通且开关s62不导通(图10c所示)。因此，在信号接垫d0p_t0a、d0n_t0b和d1p_t0c处获得等效去耦电容值为(0.5+0.5+1)x的。此外，如图10d所示，在另一个实施例中，去耦电容性元件c1和c2可以合并为一个电容值为(0.5+0.5)的较大的去耦电容性元件cn。

图11a示出了本发明实施例的六信号终端电路700，其可用于包含六信号pma的phy电路。六信号终端电路700包含可调式电阻性元件r1-r6，开关s61-s63和去耦电容性元件c1-c6(每个电容性元件具有0.5x的电容值)。在此实施例中，每个可调式电阻性元件r1-r6可以耦接到一个包含有六信号pma(例如六信号pma900)的phy电路的一个信号接垫。请注意，根据本发明的各种实施例，可调式电阻性元件r1-r6可以以其他类型的阻抗元件替换。

请同时参考图3与图11a。当六信号pma900设置为双线通道phy模式下操作时，可以在信号接垫d0p_t0a和d0n_t0b上发送/接收一对数据信号，在信号接垫d1p_t0c与d1n_t1a发送/接收一对数据信号，同时在信号接垫d2p_t1b和d2n_t1c上发送/接收一对时脉信号。另外，当六信号pma900设置为三线通道phy模式下操作时，六信号pma900可以提供两个三线通道。例如，在信号接垫d0p_t0a、d0n_t0b和信号焊盘d1p_t0a上分别发送一组三线信号，并且在信号接垫d1n_t1a、d2p_t1b和d2p_t1c上发送另一组三线信号。

当六信号pma900设置为以双线通道phy模式操作时，开关s62被导通而开关s61与s63未被导通(如图11b所示)。因此，在信号接垫d0p_t0a和d0n_t0b、信号接垫d1p_t0c和d1n_t1a、信号接垫d2p_t1b和d2n_t1c处分别形成电容值等效于(0.5+0.5)x的去耦电容。此外，当六信号pma900设置为以三线通道phy模式操作时，开关s61和63导通而开关s62的未导通(如图11c所示)。因此，在信号接垫d0p_t0a、d0n_t0b和d1p_t0c以及信号接垫d1n_t1a、d2p_t1b和d2n_t1c处分别形成电容值等效于(0.5+0.5+0.5)x的去耦电容。此外，如图11d所示，在一个可能实施例中，去耦电容性元件c1和c2可以与具有(0.5+0.5)x电容值的较大的去耦电容性元件cn1实现。另外，在一个可能实施例中，去耦电容性元件c5和c6也可以与具有(0.5+0.5)x电容值的较大的去耦电容性元件cn2实现。

与终端电路500相比，当切换到三线通道配置时，四信号终端电路600和六信号终端电路700中不存在没有电容冗余。并且，本发明的终端电路600和700的另一个优点是开关的数量。由于终端电路600和700所需的开关与终端电路500相比较少，所以可以减少信号损失。

时脉与数据回复

在mipic-phy规范中，时脉信号被嵌入数据信号中。因此，接收器中的phy电路需要从接收到的数据信号中恢复时脉信号。

根据本发明的一个实施例，图12示出了适用于mipic-phy(或其他三线通道phy标准)通信连线的接收器中的cdr电路。如图所示，cdr电路1200具有三个输入端点，用于接收由差动放大器产生的信号ab、bc和ca。上述差动放大器可以是图1的实施例中所示的差动放大器811-813，或者是图3的实施例中所示的差动放大器911-916，其在三个信号接垫/导线上接收差动信号，即信号接垫d0p_t0a、d0n_t0b、d1p_t0c，并将它们转换为差动信号ab、bc、ca(即，图1或图3中的t0ab[1：0]，t0bc[1：0]与t0ca[1：0])。

三个信号ab、bc和ca被输入到延迟单元1210、1211和1212，从而产生信号ab、bc和ca的延迟版本ab_d、bc_d和ca_d。之后，异或(exclusiveor,xor)闸1221、1222和1223，分别对信号ab和ab_d、bc和bc_d以及ca和ca_d执行xor运算。据此，xor闸1221、1222和1223产生xor输出信号ab_x、bc_x和ca_x。由于xor运算，信号ab、bc和ca中的信号转态将导致xor输出信号ab_x、bc_x和ca_x中的脉冲(pulse)。然后，xor输出信号ab_x、bc_x和ca_x被送到锁存器(latch)1231、1232和1233，并为锁存器1231,1232和1233提供时脉，以锁存一高逻辑准位信号。另外，锁存器1231、1232和1233可通过重置控制信号rstb来重置。因此，锁存输出信号ab_edge，bc_edge和ca_edge的上升缘分别由xor输出信号ab_x，bc_x和ca_x触发，而锁存输出信号ab_edge，bc_edge和ca_edge的下降缘分别由重置控制信号rstb触发。

然后，锁存器输出信号ab_edge、bc_edge和ca_edge被发送到或闸(orgate)1240，其对锁存器输出信号ab_edge、bc_edge和ca_edge执行or运算，从而产生时脉信号rck。时脉信号rck可以由具有不同除数(即2和7)的除频器1271和1272处理，以产生用于不同目的的时脉信号。由除频器1271产生的时脉信号tck将被提供给取样单元1281和1282，用于取样信号ab_s、bc_s和ca_s，以便执行解序列操作(其中信号ab_s、bc_s和ca_s可以通过对齐延迟(aligneddelay)单元1260对延迟信号ab_d、bc_d和ca_d进行延迟来输出)。此外，由除频器1272产生的时脉信号sck将被提供给，如数据处理单元850(图1中)、951-952(图3中)和1040(图4中)等电路，执行数据处理操作。

另一方面，产生的时脉信号rck进一步被发送到工作周期(dutycycle)校正电路1250，从而产生重置控制信号rstb。工作周期校正电路1250用于校正时脉信号rck，以便为时脉信号rck实现50％(或大约50％)的工作周期。工作周期校正电路1250通过产生复位控制信号rstb，以校正时脉信号rck，从而实现50％的工作周期。

如上所述，通过对锁存输出信号ab_edge、bc_edge和ca_edge执行or运算来产生时脉信号rck。因此，调整锁存器输出信号ab_edge、bc_edge和ca_edge的工作周期(通过重置这些信号)可以基本上改变时脉信号rck的工作周期。

工作周期校正电路1250处理时脉信号rck的时序图如图13所示。当信号ab_x、bc_x和ca_x的脉冲跟随信号ab、bc和ca的信号转态时，信号ab_x、bc_x和ca_x的脉冲以虚线指示以反映出这种情况。信号ab_x、bc_x和ca_x的脉冲将触发锁存器1231、1232和1233以使锁存器输出信号ab_edge，bc_edge和ca_edge转态到高逻辑准位。而且，当重置控制信号rstb被拉起(asserted)时，锁存器1231、1232和1233被重置，这使得锁存器输出信号ab_edge、bc_edge和ca_edge转态为低逻辑准位。应可以理解的是，重置控制信号rstb的脉冲的时序可以决定锁存器输出信号ab_edge、bc_edge和ca_edge的工作周期，从而确定时脉信号rck的工作周期。

根据本发明的各种实施例，工作周期校正电路可以具有不同的细部电路。请参考图14，其示出了工作周期校正电路1250的实施例的详细电路图。如图所示，工作周期校正电路1500具有时间至数位转换器(time-to-digitalconverter,tdc)1520。tdc1520用于测量信号ab_edge、bc_edge和ca_edge的相邻边缘的时间差，并且相应地将测量到的时间差转换成数位(tdc)结果。选择器1511和1512用于从信号ab_edge、bc_edge和ca_edge中选择两个信号，以由tdc1520测量。tdc结果将被数位控制电路逻辑1530所平均，并且数字控制逻辑1530根据平均后的tdc结果的一半，输出延迟控制信号来控制延迟线1550。延迟线1550用于延迟时脉信号rck，反及(nand)闸1540用来为对时脉信号rck和时脉信号rck的延迟版本执行nand运算，从而产生重置控制信号rstb。当信号ab_edge、bc_edge和ca_edge之间的时间差较长时，时脉信号rck的工作周期将更长，反之亦然。因此，tdc结果将反映出这种情况，从而使数字控制逻辑1530找到延迟线的适当延迟量，从而调整重置控制信号rstb的时序，以便使时脉信号rck具有工作周期约为50％。请注意，nand闸1540可以由另一种其他类型的逻辑闸或逻辑闸的组合来代替，只要它们可以提供相同的结果即可。

请参考图15和图16，以更好地理解工作周期校正电路1500如何实际处理代表符元3333333的反复输入型样“+x→-y→+z→-x→+y→-z→+x”以及代表符号1111111的反复输入型样“+x→-z→+y→-x→+z→-y→+x”。

图17示出了本发明工作周期校正电路1250的另一实施例的详细电路图。工作周期校正电路1800包括低通rc滤波器，其包括电阻性元件r和电容性元件c，其用于对时脉信号rck进行滤波。低通rc滤波器产生滤波信号vduty。比较器1810将信号vduty与预定信号vdd/2进行比较，以产生比较结果up。数字控制逻辑1820根据比较结果up控制延迟线1840。通过低通rc滤波器，时脉信号rck的工作周期将被反映且表示为信号vduty的电压准位。请参考图18。如图所示，如果比较器1810检测到信号vduty的电压准位低于预定信号vdd/2，则意味着时脉信号rck的工作周期低于50％。因此，比较器1810的输出信号up保持为高逻辑准位”1”。根据输出信号up，数字控制逻辑1820产生延迟控制信号以调节延迟线1840的延迟时间。一旦比较器1810检测到信号vduty的电压电平等于预定信号vdd/2，表示时脉信号rck的工作周期为50％。因此，比较器1810的输出信号up变为低逻辑准位“0”。因此，根据比较结果up，数字控制逻辑1820控制延迟线1840产生适当的延迟(；使得延迟增加或减少，直到比较结果up没有显示出差异)，以产生重置控制信号rstb来校正时脉信号rck，从而实现50％的工作周期。

图19为本发明另一实施例中用于mipic-phy(或其他三线通道phy标准)通信连线的接收器中的cdr电路的示意图。图19中的cdr电路与图12中所示的cdr电路具有共有的特征和元件。然而，它们之间的主要区别在于图19的实施例利用延迟调整单元2000代替工作周期校正电路1200来产生重置控制信号。延迟调整单元2000根据可调延迟时间和时脉信号rck产生重置控制信号rstb。

如上所述，时脉信号rck在信号ab_x、bc_x和ca_x的上升缘，转态为高逻辑准位并开始新的周期。但是，如图20中的圆框所示，如果信号bc_edge的周期太长，则将屏蔽信号ab_x和ca_x的上升缘。这是由重置控制信号rstb的错误时序引起的。重置控制信号rstb的错误时序太慢地重置信号bc_edge，因此屏蔽了信号ab_x和ca_x的上升缘。为了防止信号ab_x、bc_x和ca_x的上升缘被屏蔽，延迟调整单元2000根据取样结果ab_o[0]、bc_o[0]和ca_o[0]以及取样结果ab_o[1]、bc_o[1]和ca_o[1]，调整重置控制信号rstb。具体地，延迟调整单元2000检测xor闸2091的xor输出信号xor[0]和xor闸2092的xor输出信号xor[1]。xor闸2091对取样结果ab_o[0]、bc_o[0]和ca_o[0]执行xor运算。取样结果ab_o[0]、bc_o[0]和ca_o[0]由取样单元2081根据时脉信号tck对信号ab_s、bc_s和ca_s进行取样而生成。xor闸2092对取样结果ab_o[1]、bc_o[1]和ca_o[1]执行xor运算。取样结果ab_o[1]、bc_o[1]和ca_o[1]由取样单元2082根据时脉信号tck的反相版本对信号ab_s、bc_s和ca_s进行取样而生成。

延迟调整电路2000将以初始延迟开始，该初始延迟确保图19中整个cdr电路能正常运作。然后，通过延迟调整电路2000的电路缓慢增加重置控制信号rstb的延迟时序。一旦造成错误的时序，它将被反映为xor输出信号xor[0]以及/或xor输出信号xor[1]中的信号转态。一旦延迟调整单元2000检测到xor输出信号xor[0]以及/或xor输出信号xor[1]的信号转态，它就将可调延迟时间设置为错误时序的一半。结果，重置控制信号rstb会比错误时序更早地重置锁存器2031-2033，这使得信号ab_edge、bc_edge和ca_edge的下降缘更早出现，而不屏蔽下一个信号边缘。因此，时脉信号rck将可达到近50％的工作周期。例如，如图20的圆框部分，如果重置控制信号rstb比之前更早地重置锁存器2031-2033，则锁存输出信号bc_edge的下降缘将更早出现。这样一来，xor输出信号ab_x和ca_x将不被锁存输出信号bc_edge屏蔽，并且时脉信号rck也可以适当地跟随信号ab_x和ca_x的上升缘。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。