本实用新型涉及一种集成电路，具体涉及一种占空比可调的高速电平移位器。
背景技术：
VLSI技术使得能够实现复杂的片上系统（SoC）设计，将模拟和数字电路，以及无源元件等不同部分集成在单个芯片中。在这样的SoC中，芯片的不同部分需要以不同的电压运行，以实现最佳的速度/功率比，因此，芯片不同部分之间的通信需要电平移位器（level shifter）将逻辑信号从一个电压电平转换到另一个电压电平。随着集成电路规模和功耗的不断提升，根据实时负载实现性能和功耗之间的最优平衡成为电路设计需要考虑的重要因素，这对level shifter提出了新的要求，要求level shifter不仅能够在比较宽的电压范围内完成转换，还要保证输出电平的性能。
传统level shifter的电路如图1所示。当输入电平为vss时，MN1截止，输入信号经过反相器后使MN2导通，因此，level shifter的输出端out的电压被MN2下拉至vss，而outb被MP1充电至vdda，最后，MP2被关断。同样地，当输入电平为vdd时，MN1导通而MN2截止，MN1将outb下拉至vss，输出端out被MP2充电至vdda，最后MP1被关断。传统level shifter在特定电压下进行转换，电压转换范围窄。此外，当在不同电压域下，由于MOS管尺寸确定，无法改变输出占空比，又会影响信号传输速度，若试图通过增大MN1的宽长比来使MP2更快导通，使MP1更早关断，来改善输出占空比，不仅会导致vdda和vss之间更大的短路电流，而且适用性窄。
技术实现要素：
发明目的：为了克服现有技术中存在的不足，本实用新型提供占空比可调的高速电平移位器，以拓宽电压转换范围。
技术方案：为解决上述技术问题，本实用新型的占空比可调的高速电平移位器包括第一晶体管MN1、第二晶体管MN2、第三晶体管LN1、第四晶体管LN2、第五晶体管N0、第六晶体管LP1、第七晶体管LP2、第八晶体管LP3、第九晶体管LP4、第十晶体管MP1、第十一晶体管MP2、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器和或非门；
其中，第一晶体管MN1源极接地，漏极接第三晶体管LN1源极，栅极接第一反相器的输入端LI；
第二晶体管MN2源极接地，漏极接第四晶体管LN2源极，栅极接第一反相器的输出端LB；
第三晶体管LN1源极接第一晶体管MN1漏极，漏极接第三反相器输入端、第四反相器输出端和第五晶体管N0漏极，栅极经第二反相器接latch端；
第四晶体管LN2源极接第二晶体管MN2漏极，漏极接第三反相器输出端、第四反相器输入端和第五反相器输入端，栅极经第二反相器接latch端；
第五晶体管N0源极接地，漏极接第三反相器输出端和第四反相器输入端，栅极接VKOFF端；
第六晶体管LP1源极接第四反相器输出端，漏极接第十晶体管源极，栅极经第六反相器和第七反相器接latch端；
第七晶体管LP2源极接第四反相器输出端，漏极接第十晶体管源极，栅极接第八反相器输出端；
第八晶体管LP3源极接第四反相器输入端，漏极接第十一晶体管MP2源极，栅极接第八反相器输出端；
第九晶体管LP4源极接第四反相器输入端，漏极接第十一晶体管MP2源极，栅极经第六反相器和第七反相器接latch端；
第十晶体管MP1源极接第六晶体管LP1和第七晶体管LP2的漏极，漏极接第十一晶体管MP2漏极，栅极接第一反相器的输出端LB；
第十一晶体管MP2源极接第八晶体管LP3和第九晶体管LP4的漏极，漏极接第十晶体管MP1漏极，栅极接第一反相器的输入端LI；
或非门的一个输入端连接EH端，另一个输入端经第六反相器和第七反相器接latch端，输出端连接第八反相器输入端；
所述第一晶体管MN1、第二晶体管MN2、第三晶体管LN1、第四晶体管LN2和第五晶体管N0为NMOS晶体管；所述第六晶体管LP1、第七晶体管LP2、第八晶体管LP3、第九晶体管LP4、第十晶体管MP1、第十一晶体管MP2为PMOS晶体管。
作为优选，所述第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和第七反相器为CMOS反相器。
作为优选，所述第八反相器为非门电路。
有益效果：1）本实用新型的电平移位器不利用高压晶体管，也能将低压电平的输入信号变换为高压电平的输出信号；2）本实用新型可通过Decoder/Encoder控制接入电路上拉管（P管）的个数，精确调整输出波形占空比，达到拓宽电压转换范围的目的；3）本实用新型LATCH可以加速信号的上/下拉速度，提高信号传输速率。
附图说明
图1是传统level shifter的电路图；
图2是本实用新型实施例的占空比可调的高速电平移位器的电路图。
具体实施方式
本实施例的占空比可调的高速电平移位器，通过控制接入电路P管的个数，调整输出波形占空比，以拓宽电压转换范围，包括：
②入反相器，为电路提供相反的低压信号，反相器输入端为LI，输出端为LB。
②电路上下位置分别接了两组或多组N\P管MN\MP，分别为电路提供低电位和高电位，MN1、MN2源端接地，漏端接LN1\LN2的源端，栅极分别接输入反相器的输入端LI和输出端LB。
③由两个首尾相连的反相器组成的锁存器（latch），Latch输入端接N0的漏极。N0栅极接VKOFF端口，源极接地。
④逻辑电路及占空比调节电路，其中或非门一端输入接EH端口，另一端输入接latch_in，输出与反相器相连，接LP2\LP3的栅极，控制LP2\LP3的开启与关断。latch端经过一个反相器接LN1\LN2的栅极，经过两个反相器接LP1\LP4的栅极。Latch_inB控制LN的开启，Latch_in控制LP1\LP4的开启。
⑤输出反相器，用于放大来自电路输出的高电位信号，确保输出电路有足够的驱动。
下面结合图2进行详细说明，该占空比可调的高速电平移位器电路，包括第一晶体管MN1、第二晶体管MN2、第三晶体管LN1、第四晶体管LN2、第五晶体管N0、第六晶体管LP1、第七晶体管LP2、第八晶体管LP3、第九晶体管LP4、第十晶体管MP1、第十一晶体管MP2、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器和或非门，其中第一晶体管MN1源极接地，漏极接第三晶体管LN1源极，栅极接第一反相器的输入端LI；第二晶体管MN2源极接地，漏极接第四晶体管LN2源极，栅极接第一反相器的输出端LB；第三晶体管LN1源极接第一晶体管MN1漏极，漏极接第三反相器输入端、第四反相器输出端和第五晶体管N0漏极，栅极经第二反相器接latch端；第四晶体管LN2源极接第二晶体管MN2漏极，漏极接第三反相器输出端、第四反相器输入端和第五反相器输入端，栅极经第二反相器接latch端；第五晶体管N0源极接地，漏极接第三反相器输出端和第四反相器输入端，栅极接VKOFF端；第六晶体管LP1源极接第四反相器输出端，漏极接第十晶体管源极，栅极经第六反相器和第七反相器接latch端；第七晶体管LP2源极接第四反相器输出端，漏极接第十晶体管源极，栅极接第八反相器输出端；第八晶体管LP3源极接第四反相器输入端，漏极接第十一晶体管MP2源极，栅极接第八反相器输出端；第九晶体管LP4源极接第四反相器输入端，漏极接第十一晶体管MP2源极，栅极经第六反相器和第七反相器接latch端；第十晶体管MP1源极接第六晶体管LP1和第七晶体管LP2的漏极，漏极接第十一晶体管MP2漏极，栅极接第一反相器的输出端LB，第十一晶体管MP2源极接第八晶体管LP3和第九晶体管LP4的漏极，漏极接第十晶体管MP1漏极，栅极接第一反相器的输入端LI；或非门的一个输入端连接EH端，另一个输入端经第六反相器和第七反相器接latch端，输出端连接第八反相器输入端。
工作过程为：
LI=0，MN1输入信号由低到高引起管子开启，MP2端信号由高到低使MP2开启，同时，MN2\MP1截止。D点开始充电；B点开始放电。LP1\LP2处于截止状态。
此时，当latch=0时，整个电路处于工作状态，LP\LN同时开启，在LN1放电过程中，低电平传至latch输入，latch输出为1，加速D点充至高电平，加强latch输入端为0，加速LH_B点高电平上拉至VDDIO。经过输出反向器，电路输出为0。
LB从1降至0，MN2\MP1开启，MN1\MP2截止。高电平从MP1源端到达LP1/LP2源端，低电平从MN2到达LN2。
此时，当latch=0时，整个电路处于工作状态，LP\LN同时开启，低电平从LN2传至latch输入，latch输出0，高电平从LP1/LP2传至输出，加速LH_B点电平下拉至VSSIO。经过输出反相器，输出为高电平。
当Latch=1，VKOFF=1时，电路处于高阻态，输出不定态；当Latch=1，VKOFF=0时，Latch处于锁存状态，不接收输入信号，输出端始终输出上一个状态的信号。
逻辑电路及占空比调节电路：EH端与Latch_in端通过或非逻辑，控制接入电路P管的个数。EH与Latch_in有一个端口为1时，LP四个管子只开启其中两个（LP1&LP4或者LP2&LP3）；EH与Latch_in同时为1时，LP四个管子全部关断；EH与Latch_in同时为0时，LP四个管子全部开启。以上逻辑，实现在不同电压域分配对应P管数量，达到调整输出信号占空比的目的。该部分可以根据电源电压域的数量，增加P管的数量，达到针对每个不同电压域精确的占空比调整。
该电路的逻辑电路真值表如表1所示。
Latch与VKOFF真值表如表2所示。