一种超高速模数转换器的编码电路及其编码ROM电路的制作方法

本实用新型涉及模数转换器
技术领域：
，具体为一种超高速模数转换器的编码电路及其编码ROM电路。
背景技术：
：模数转换器是许多电子系统的关键模块，而编码电路又是影响模数转换器性能的重要的子模块。在高速电路系统中，超高速模数转换器广泛应用，同时对超高速模数转换器的需求也逐渐增大，而编码ROM电路作为影响编码电路功能的子模块，它的性能要求也在不断提高。传统的MOS工艺实现的编码电路的集成度高，功耗也比较低，但是MOS工艺的线性度较差，现有的编码ROM电路对噪声的敏感度较高，结构较为复杂，功耗大，同时还存在着在模拟输入信号的全量程范围内不能都得到正确的转换结果的问题，难以满足超高速模数转换器的指标要求。技术实现要素：针对上述问题，本实用新型提供了一种超高速模数转换器的编码电路及其编码ROM电路，其满足超高速模数转换器的指标要求，在模拟输入信号的全量程范围内都能得到正确的转换结果，对噪声的敏感度低，稳定性好，功耗低，对后级电路的驱动能力强。其技术方案是这样的：一种超高速模数转换器的编码电路，其包括顺序设置的纠错编码器模块、异或门阵列模块和编码ROM电路，输入的差分温度计码经所述纠错编码器模块转换后输入异或门阵列模块，经所述异或门阵列模块转成输入信号输入所述编码ROM电路，其特征在于：纠错编码器模块最低位输出的差分温度计码的单端信号作为所述编码ROM电路的输入控制信号输入所述编码ROM电路，所述编码ROM电路包括对应编码ROM电路的每个数字代码设置的差分编码电路，所述差分编码电路分别顺序设置的差分放大电路模块和射极跟随器模块，所述输入信号和所述输入控制信号经所述差分放大电路模块处理得到差分输出信号，差分输出信号经所述射极跟随器模块处理后输出。进一步的，所述超高速模数转换器的精度为N，所述编码ROM电路为N比特编码ROM电路，输入的差分温度计码为2N-1对，N为大于等于2小于等于6的正整数。进一步的，所述超高速模数转换器的精度为3，所述编码ROM电路为3比特编码ROM电路，输入的差分温度计码为7对，所述编码ROM电路包括最低位差分编码电路、次低位差分编码电路、最高位差分编码电路。进一步的，所述最低位差分编码电路的差分放大电路模块包括NPN三极管A0、A1、A2、A3、A4、A5、A6、A7，输入信号m1、m3、m5、m7分别从NPN三极管A1、A2、A3、A4的基极输入，NPN三极管A1、A2、A3、A4的集电极同时连接到射极跟随器模块的NPN三极管A9的基极，并通过电阻r1接地，输入信号m2、m4、m6和输入控制信号m_ctrl分别从NPN三极管A5、A6、A7、A0的基极进入，NPN三极管A5、A6、A7、A0的集电极同时连接到射极跟随器模块的NPN三极管A10的基极，并通过电阻r1接地，NPN三极管A0、A1、A2、A3、A4、A5、A6、A7的发射极分别连接到三极管A8的集电极，三极管A8的基极连接偏置电压vbias，三极管A8的发射极连接电阻R1后连接-3.3V电源，NPN三极管A9、A10的集电极接地，NPN三极管A9的发射极连接到三极管A11的集电极，三极管A11的集电极连接到三极管A11的基极，三极管A11的发射极连接到三极管A13的集电极，三极管A13的基极连接到偏置电压vbias，三极管A13的发射极连接电阻R2后连接到-3.3V电源，NPN三极管A10的发射极连接到三极管A12的集电极，三极管A12的集电极连接到三极管A12的基极，三极管A12的发射极连接到三极管A14的集电极，三极管A14的基极连接到偏置电压vbias，三极管A14的发射极连接电阻R2后连接到-3.3V电源，NPN三极管A9、A10的发射极分别输出差分输出信号Bit0_P、Bit0_N。进一步的，所述次低位差分编码电路的差分放大电路模块包括NPN三极管B0、B1、B2、B3、B4、B5、B6、B7，输入信号m2、m3、m6、m7分别从NPN三极管B1、B2、B3、B4的基极输入，NPN三极管B1、B2、B3、B4的集电极同时连接到射极跟随器模块的NPN三极管B9的基极，并通过电阻r1接地，输入信号m1、m4、m5和输入控制信号m_ctrl分别从NPN三极管B5、B6、B7、B0的基极进入，NPN三极管B5、B6、B7、B0的集电极同时连接到射极跟随器模块的NPN三极管B10的基极，并通过电阻r1接地，NPN三极管B0、B1、B2、B3、B4、B5、B6、B7的发射极分别连接到三极管B8的集电极，三极管B8的基极连接偏置电压vbias，三极管B8的发射极连接电阻R1后连接-3.3V电源，NPN三极管B9、B10的集电极接地，NPN三极管B9的发射极连接到三极管B11的集电极，三极管B11的集电极连接到三极管B11的基极，三极管B11的发射极连接到三极管B13的集电极，三极管B13的基极连接到偏置电压vbias，三极管B13的发射极连接电阻R2后连接到-3.3V电源，NPN三极管B10的发射极连接到三极管B12的集电极，三极管B12的集电极连接到三极管B12的基极，三极管B12的发射极连接到三极管B14的集电极，三极管B14的基极连接到偏置电压vbias，三极管B14的发射极连接电阻R2后连接到-3.3V电源，NPN三极管B9、B10的发射极分别输出差分输出信号Bit1_P、Bit1_N。进一步的，所述最高位差分编码电路的差分放大电路模块包括NPN三极管C0、C1、C2、C3、C4、C5、C6、C7，输入信号m4、m5、m6、m7分别从NPN三极管C1、C2、C3、C4的基极输入，NPN三极管C1、C2、C3、C4的集电极同时连接到射极跟随器模块的NPN三极管C9的基极，并通过电阻r1接地，输入信号m1、m2、m3和输入控制信号m_ctrl分别从NPN三极管C5、C6、C7、C0的基极进入，NPN三极管C5、C6、C7、C0的集电极同时连接到射极跟随器模块的NPN三极管C10的基极，并通过电阻r1接地，NPN三极管C0、C1、C2、C3、C4、C5、C6、C7的发射极分别连接到三极管C8的集电极，三极管C8的基极连接偏置电压vbias，三极管C8的发射极连接电阻R1后连接-3.3V电源，NPN三极管C9、C10的集电极接地，NPN三极管C9的发射极连接到三极管C11的集电极，三极管C11的集电极连接到三极管C11的基极，三极管C11的发射极连接到三极管C13的集电极，三极管C13的基极连接到偏置电压vbias，三极管C13的发射极连接电阻R2后连接到-3.3V电源，NPN三极管C10的发射极连接到三极管C12的集电极，三极管C12的集电极连接到三极管C12的基极，三极管C12的发射极连接到三极管C14的集电极，三极管C14的基极连接到偏置电压vbias，三极管C14的发射极连接电阻R2后连接到-3.3V电源，NPN三极管C9、C10的发射极分别输出差分输出信号Bit2_P、Bit2_N。一种超高速模数转换器的编码ROM电路，其特征在于，包括对应编码ROM电路的每个数字代码设置的差分编码电路，所述差分编码电路分别顺序设置的差分放大电路模块和射极跟随器模块，输入信号和输入控制信号经所述差分放大电路模块处理得到差分输出信号，差分输出信号经所述射极跟随器模块处理后输出。进一步的，所述差分放大电路模块和射极跟随器模块分别采用HBT异质结双极型晶体管。本实用新型具有的有益效果：1、本实用新型采用了发射极耦合逻辑结构，编码ROM电路的每位数字代码都通过一个差分编码电路，提高了编码ROM电路的工作速度，增强了电路对后级电路模块的驱动能力。2、本实用新型通过在差分编码电路采用了差分放大电路模块，降低了编码ROM电路对噪声的敏感度，提高了编码电路的稳定性。3、本实用新型的每个差分编码电路模块都增加了一个输入控制信号控制的npn三极管，使得编码ROM电路能够正确地对输入数字信号全为0的情况进行转换，完善了编码电路的逻辑转换功能。4、本实用新型的输入控制信号可以由编码电路中的纠错编码器的最低位的单端输出信号得到，降低了编码ROM电路的功耗，简化了编码电路的结构。附图说明图1为本实用新型的超高速模数转换器的编码电路的结构框图；图2为本实用新型的其中一个实施例的最低位差分编码电路的电路图；图3为本实用新型的其中一个实施例的次低位差分编码电路的电路图；图4为本实用新型的其中一个实施例的最高位差分编码电路的电路图；图5为没有添加控制三极管的3比特编码ROM电路的仿真图；图6为本实用新型的具体实施方式中的3比特编码ROM电路的仿真图。具体实施方式见图1、图2、图3、图4，本实用新型的一种超高速模数转换器的编码电路，其包括顺序设置的纠错编码器模块1、异或门阵列模块2和编码ROM电路3，超高速模数转换器的精度为3，编码ROM电路3为3比特编码ROM电路，输入的差分温度计码为7对，分别是V[1]_P/N、V[2]_P/N、V[3]_P/N、V[4]_P/N、V[5]_P/N、V[6]_P/N、V[7]_P/N，输入的差分温度计码经纠错编码器模块1转换后输入异或门阵列模块2，分别转换为Va[1]_P/N、Va[2]_P/N、Va[3]_P/N、Va[4]_P/N、Va[5]_P/N、Va[6]_P/N、Va[7]_P/N，经异或门阵列模块2转成输入信号输入编码ROM电路3，分别转换为输入信号m1、m2、m3、m4、m5、m6、m7，纠错编码器模块最低位输出的差分温度计码的单端信号Va[1]_N作为编码ROM电路3的输入控制信号输入编码ROM电路3，编码ROM电路3包括对应编码ROM电路的每个数字代码设置的最低位差分编码电路、次低位差分编码电路、最高位差分编码电路，差分编码电路分别包括顺序设置的差分放大电路模块和射极跟随器模块，输入信号和输入控制信号经差分放大电路模块处理得到差分输出信号，差分输出信号经射极跟随器模块处理后输出。见图2，最低位差分编码电路的差分放大电路模块包括NPN三极管A0、A1、A2、A3、A4、A5、A6、A7，输入信号m1、m3、m5、m7分别从NPN三极管A1、A2、A3、A4的基极输入，NPN三极管A1、A2、A3、A4的集电极同时连接到射极跟随器模块的NPN三极管A9的基极，并通过电阻r1接地，输入信号m2、m4、m6和输入控制信号m_ctrl分别从NPN三极管A5、A6、A7、A0的基极进入，NPN三极管A5、A6、A7、A0的集电极同时连接到射极跟随器模块的NPN三极管A10的基极，并通过电阻r1接地，NPN三极管A0、A1、A2、A3、A4、A5、A6、A7的发射极分别连接到三极管A8的集电极，三极管A8的基极连接偏置电压vbias，三极管A8的发射极连接电阻R1后连接-3.3V电源，NPN三极管A9、A10的集电极接地，NPN三极管A9的发射极连接到三极管A11的集电极，三极管A11的集电极连接到三极管A11的基极，三极管A11的发射极连接到三极管A13的集电极，三极管A13的基极连接到偏置电压vbias，三极管A13的发射极连接电阻R2后连接到-3.3V电源，NPN三极管A10的发射极连接到三极管A12的集电极，三极管A12的集电极连接到三极管A12的基极，三极管A12的发射极连接到三极管A14的集电极，三极管A14的基极连接到偏置电压vbias，三极管A14的发射极连接电阻R2后连接到-3.3V电源，NPN三极管A9、A10的发射极分别输出差分输出信号Bit0_P、Bit0_N。见图3，次低位差分编码电路的差分放大电路模块包括NPN三极管B0、B1、B2、B3、B4、B5、B6、B7，输入信号m2、m3、m6、m7分别从NPN三极管B1、B2、B3、B4的基极输入，NPN三极管B1、B2、B3、B4的集电极同时连接到射极跟随器模块的NPN三极管B9的基极，并通过电阻r1接地，输入信号m1、m4、m5和输入控制信号m_ctrl分别从NPN三极管B5、B6、B7、B0的基极进入，NPN三极管B5、B6、B7、B0的集电极同时连接到射极跟随器模块的NPN三极管B10的基极，并通过电阻r1接地，NPN三极管B0、B1、B2、B3、B4、B5、B6、B7的发射极分别连接到三极管B8的集电极，三极管B8的基极连接偏置电压vbias，三极管B8的发射极连接电阻R1后连接-3.3V电源，NPN三极管B9、B10的集电极接地，NPN三极管B9的发射极连接到三极管B11的集电极，三极管B11的集电极连接到三极管B11的基极，三极管B11的发射极连接到三极管B13的集电极，三极管B13的基极连接到偏置电压vbias，三极管B13的发射极连接电阻R2后连接到-3.3V电源，NPN三极管B10的发射极连接到三极管B12的集电极，三极管B12的集电极连接到三极管B12的基极，三极管B12的发射极连接到三极管B14的集电极，三极管B14的基极连接到偏置电压vbias，三极管B14的发射极连接电阻R2后连接到-3.3V电源，NPN三极管B9、B10的发射极分别输出差分输出信号Bit1_P、Bit1_N。见图4，最高位差分编码电路的差分放大电路模块包括NPN三极管C0、C1、C2、C3、C4、C5、C6、C7，输入信号m4、m5、m6、m7分别从NPN三极管C1、C2、C3、C4的基极输入，NPN三极管C1、C2、C3、C4的集电极同时连接到射极跟随器模块的NPN三极管C9的基极，并通过电阻r1接地，输入信号m1、m2、m3和输入控制信号m_ctrl分别从NPN三极管C5、C6、C7、C0的基极进入，NPN三极管C5、C6、C7、C0的集电极同时连接到射极跟随器模块的NPN三极管C10的基极，并通过电阻r1接地，NPN三极管C0、C1、C2、C3、C4、C5、C6、C7的发射极分别连接到三极管C8的集电极，三极管C8的基极连接偏置电压vbias，三极管C8的发射极连接电阻R1后连接-3.3V电源，NPN三极管C9、C10的集电极接地，NPN三极管C9的发射极连接到三极管C11的集电极，三极管C11的集电极连接到三极管C11的基极，三极管C11的发射极连接到三极管C13的集电极，三极管C13的基极连接到偏置电压vbias，三极管C13的发射极连接电阻R2后连接到-3.3V电源，NPN三极管C10的发射极连接到三极管C12的集电极，三极管C12的集电极连接到三极管C12的基极，三极管C12的发射极连接到三极管C14的集电极，三极管C14的基极连接到偏置电压vbias，三极管C14的发射极连接电阻R2后连接到-3.3V电源，NPN三极管C9、C10的发射极分别输出差分输出信号Bit2_P、Bit2_N。在本实施例中，输入信号为m1～m7和一个输入控制信号m_ctrl，根据独热码转换成二进制码的编码原理，3比特编码ROM电路的真值表如下表1所示：表1本实用新型的一种超高速模数转换器的编码ROM电路，包括对应编码ROM电路的每个数字代码设置的差分编码电路，差分编码电路分别顺序设置的差分放大电路模块和射极跟随器模块，输入信号和输入控制信号经差分放大电路模块处理得到差分输出信号，差分输出信号经射极跟随器模块处理后输出，差分放大电路模块和射极跟随器模块分别采用HBT异质结双极型晶体管，异质结双极型晶体管(HBT)在基区掺入其它化学元素，减小能带宽度，提高发射效率，基区重掺杂可减小基区渡越时间，提高截止频率fT。对上述超高速模数转换器的编码电路的编码ROM电路进行了仿真，电路中的器件参数如表2所示，仿真参数具体如下：输入信号和输入控制信号由编码电路提供，偏置电压为-1.7V，电源电压为-3.3V。基于以上仿真参数，进行了时长为5ns的瞬态仿真。器件名称r1R1R2参数值(欧姆)200500800表2编码ROM电路的输出信号为3对差分信号：BitO_P/N，Bit1_P/N，Bit2_P/N。差分信号的逻辑判断方法1：以Bit2_P/N以为例，若Bit2_P-Bit2_N＞0V，则可认为这对差分输出信号的逻辑为“1”，即高电平；若Bit2_P-Bit2_N＜0V，则可认为这对差分输出信号的逻辑为“0”，即低电平。差分信号的逻辑判断方法2：以Bit2_P/N以为例，若Bit2_P的电压相对于Bit2_N为高电平，则可认为这对差分输出信号的逻辑为“1”，即高电平；若Bit2_P的电压相对于Bit2_N为低电平，则可认为这对差分输出信号的逻辑为“0”，即低电平。图5是输入信号频率为1GHz下，没有添加控制三极管的3比特编码ROM电路的输出信号仿真图，图6是输入信号频率为1GHz下，本实用新型提出的3比特编码ROM电路的输出信号仿真图。从图5中可以发现，当没有添加控制三极管，如果模拟输入信号在0到八分之一的参考电压范围内，3比特编码ROM电路的输出数字码为“100”，不是正确的输出数字码“000”，即此电路无法正确转换模拟输入信号在0到八分之一的参考电压范围内的情况。如图6所示，本实用新型提出的3比特编码ROM电路在模拟输入信号的全量程范围内都得到了正确的转换结果，即本实用新型适用于超高速模数转换器的指标要求。根据上面的仿真结果，本实用新型提出的3比特编码ROM电路在输入信号频率为1GHz下，输出数字码的逻辑完全正确。因此本实用新型提出的3比特编码ROM电路完全满足了超高速模数转换器的性能要求。本实用新型提出的编码ROM电路结构简单，利用差分编码电路和简单的输入控制信号，可以降低编码ROM电路对噪声的敏感度，同时提高编码ROM电路的稳定性，降低编码ROM电路的功耗，提高了特编码ROM电路对后级电路的驱动能力。以上实施例仅表达了本实用新型的其中一种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。当前第1页1 2 3