噪声消除电路以及数据传输电路的制作方法

本发明涉及噪声消除电路以及数据传输电路，特别涉及抑制在包括并行串行变换电路的电路中发生的电源噪声的技术。

背景技术：

近年来，在电子设备间处理的数据通信容量日益增大，为了应对这样的需求，需要数据通信速度的高速化、进而需要所传输的信号的多值化。作为在高速的数据传输中使信号品质恶化的原因之一，可列举出跳动(jitter)。已知使该跳动特性恶化的主要原因为电源噪声。该电源噪声由于在传输电路内的多个逻辑电路、缓冲器电路等同时变化的定时所流过的瞬时电流的变动而发生。

被通信的数据既有连续地变化的情况，也有相同的值连续、数据不变化的情况。在数据不变化的情况下，与数据变化的情况相比所流过的瞬时电流也变小，因此根据通信时的数据的模式，电流噪声的波形的周期变动。

电源噪声的大小由数据变化时的瞬时电流值与电源阻抗的积决定。电源阻抗通常被设计为在几mhz～几百mhz之间具有谐振点。假设瞬时电流的峰值总是相同，已知在因瞬时电流而发生的电流噪声的频率成分为接近谐振点的频率的情况下，电源噪声变大，在以比谐振点高的频率发生电流噪声的情况下，所发生的电源噪声相对变小。

以往，进行了以下研究：按每个数据使同时变化的定时错开而降低在电源－地线之间流过的瞬时电流的峰值电流值，或在电源－地线之间配置较多的旁路电容器等，从而减少电源噪声。但是，随着通信速度日益高速化，瞬时电流值增加，用于使数据的定时错开的定时裕量也不能充分取得，抑制瞬时电流本身变得非常困难。因而，在较大的瞬时电流的电流噪声的频率在谐振点附近变动的情况下，难以充分抑制电源噪声。

因此，专利文献1中，生成在通信数据连续变化的情况下生成连续信号、在输出通信数据连续的数据的情况下生成数据变化的信号的噪声消除信号，通过噪声消除信号，将连接于与通信数据的路径相同电源的相同负载(负荷)进行驱动，在通信数据不变化时噪声消除信号变化，由此提供与通信数据的模式无关地有规则地发生瞬时电流的噪声消除电路。瞬时电流以与数据通信速度相同的周期变化，因此瞬时电流的变动频率向高频侧移动，并且成为一定的频率，所以能够以电源阻抗的最佳设计有效地抑制电源噪声。

现有技术文献

专利文献

专利文献1：日本特许第4464189号公报

技术实现要素：

发明要解决的课题

但是，专利文献1的噪声消除电路中，利用并行串行变换后的数据和驱动并行串行变换电路的时钟信号来生成噪声消除信号，在该结构中有如下课题：随着数据的通信速度上升，使用了时钟信号和双稳态多谐振荡电路的噪声消除电路的定时设计的难易度飞跃性地变高。

本发明是鉴于上述课题而作成的，目的在于提供即使动作速度高速化也能够容易地生成噪声消除信号的噪声消除电路等。

解决课题所采用的手段

为了解决上述课题，本公开的一形态的噪声消除电路具备：第1并行串行变换电路，将2n位(n为1以上的自然数)并行数据同步于时钟信号变换为串行数据；反转电路，使上述2n位并行数据的奇数位以及偶数位中的某一方反转；第2并行串行变换电路，将上述反转电路输出的并行数据、和上述2n位并行数据的奇数位以及偶数位中的某另一方的没有反转的并行数据同步于时钟信号而变换为串行数据；第1缓冲器，被输入上述第1并行串行变换电路的输出数据；以及第2缓冲器，被输入上述第2并行串行变换电路的输出数据；上述第1并行串行变换电路和上述第2并行串行变换电路实质上由相同电路构成，上述第1缓冲器和上述第2缓冲器实质上由相同电路构成，上述第1缓冲器以及上述第2缓冲器连接于共通的电源，并且连接于共通的地线。

此外，为了解决上述课题，本公开的一形态的数据传输电路具备：上述噪声消除电路；第3缓冲器，连接于上述噪声消除电路所具备的上述第1缓冲器的输出端子，输出差动信号；以及第4缓冲器，连接于上述噪声消除电路所具备的上述第2缓冲器的输出端子，实质上由与上述第3缓冲器相同的电路构成。

发明效果

根据本公开，能够提供即使动作速度高速化也能够容易地生成噪声消除信号的噪声消除电路等。

附图说明

图1是表示实施方式1的数据传输电路的结构的图。

图2是表示实施方式1的数据传输电路的动作的时间图。

图3是表示实施方式1的数据传输电路中的噪声消除数据与电源电流的关系的示意时间图。

图4是表示实施方式2的数据传输电路的结构的图。

图5是表示实施方式2的数据传输电路的动作的时间图。

图6是表示实施方式3的数据传输电路的结构的图。

图7是表示实施方式3的数据传输电路的动作的时间图。

图8是表示实施方式4的数据传输电路的结构的图。

图9是表示实施方式5的数据传输电路的结构的图。

图10a是表示实施方式6的数据传输电路的结构的图。

图10b是表示实施方式6的选择器部的详细结构的一例的图。

图11a是表示实施方式6的数据传输电路的动作的一例的时间图。

图11b是表示实施方式6的数据传输电路的动作的其他一例的时间图。

图12是表示实施方式7的数据传输电路的结构的图。

具体实施方式

以下，参照附图对本公开的实施方式的噪声消除电路以及数据传输电路进行说明。另外，以下实施方式都表示本发明的一具体例，数值、形状、材料、构成要素、构成要素的配置位置以及连接形态、步骤、步骤的顺序等是一例，并不是限定本发明。此外，各图不一定是严格图示。各图中，关于实质上相同的结构附加相同的标号，并省略或简化重复的说明。

(实施方式1)

图1是表示实施方式1的包括噪声消除电路110的数据传输电路111的结构的图。另外，本图中，具备相同的结构的数据传输电路111设置于多个线路(lane1～lanez)中的每一个线路。以下，对设置于一个线路的数据传输电路111进行说明(关于其他实施方式也同样)。此外，只要没有特别的说明，则各数据以及信号是2值数据以及2值信号。

数据传输电路111具备噪声消除电路110、第3缓冲器25以及第4缓冲器26。另外，图1中，输入到数据传输电路111的2n位(bit)并行数据被分为传输奇数位的n条信号线(“2n位并行数据(奇数位)”)和传输偶数位的n条信号线(“2n位并行数据(偶数位)”)来图示。

噪声消除电路110具备：第1并行串行变换电路21，将所输入的2n位(n为1以上的自然数)并行数据同步于时钟信号而变换为串行数据；反转电路20，使所输入的2n位并行数据的奇数位以及偶数位中的某一方(本实施方式中奇数位)反转；第2并行串行变换电路22，将反转电路20输出的并行数据和所输入的2n位并行数据的奇数位以及偶数位中的某另一方(本实施方式中偶数位)的未反转的并行数据同步于时钟信号而变换为串行数据；第1缓冲器23，被输入第1并行串行变换电路21的输出数据；以及第2缓冲器24，被输入第2并行串行变换电路22的输出数据。

该图中，第1并行串行变换电路21和第2并行串行变换电路22实质上由相同电路构成。这里，“实质上由相同电路构成”意味着具有以相同定时流过大致相同的消耗电流的电路结构，典型地，连接于相同的电源以及相同的地线端，并且由相同电路构成。

第1并行串行变换电路21以及第2并行串行变换电路22中的并行串行变换后的串行数据分别被输入至第1缓冲器23以及第2缓冲器24。第1缓冲器23以及第2缓冲器24连接于共通的电源(这里为供给电压vdd1的电源)，并且连接于共通的地线(这里为电压vss1的地线)。在这些电源－地线之间连接用于将电源噪声进行平滑化的旁路电容器(未图示)。

此外，在第1缓冲器23的输出端子上连接第3缓冲器25，同样在第2缓冲器24的输出端子上以与第1缓冲器23的负载(负荷)成为等负载(负荷)的方式连接第4缓冲器26。这里，第3缓冲器25以及第4缓冲器26为差动输出缓冲器。第3缓冲器25以及第4缓冲器26连接于共通的电源(这里为供给电压vdd2的电源)，并且连接于共通的地线(这里为电压vss2的地线)。在这些电源－地线之间连接用于将电源噪声进行平滑化的旁路电容器(未图示)。

另外，连接于第1缓冲器23以及第2缓冲器24的电源的电压(这里为电压vdd1)和连接于第3缓冲器25以及第4缓冲器26的电源的电压(这里为电压vdd2)根据规格而不同。在可以对第3缓冲器25以及第4缓冲器26供给与第1缓冲器23以及第2缓冲器24相同的电源电压的情况下，第3缓冲器25以及第4缓冲器26所连接的电源以及地线与第1缓冲器23以及第2缓冲器24所连接的电源以及地线共通。另一方面，需要对第3缓冲器25以及第4缓冲器26供给与第1缓冲器23以及第2缓冲器24不同的电源电压的情况下，对第3缓冲器25以及第4缓冲器26供给与第1缓冲器23以及第2缓冲器24不同的电源电压。

第4缓冲器26的输出信号是在实际的传输电路中不需要的信号，不输出到传输电路外部。即，第4缓冲器26是作为虚拟电路来配置的。第3缓冲器25和第4缓冲器26实质上由相同的电路构成。即，第3缓冲器25和第4缓冲器26只要是在输出与时钟信号同步的数据时以相同定时流过大致相同的消耗电流的结构，则相同电路、不同电路结构都可以。此外，图1中，第3缓冲器25以及第4缓冲器26为差动输出缓冲器，但也可以是单端输出缓冲器。

图2是表示实施方式1的数据传输电路111的动作的时间图。本图中，“数据位”表示将第0～第9位作为1字而重复的数据。“并行数据”表示输入到数据传输电路111的2n位并行数据。“噪声消除并行数据”表示相对所输入的2n位的并行数据，将反转电路20输出的反转后的奇数位的并行数据与没有反转的偶数位的并行数据合并后的并行数据、即向第2并行串行变换电路22输入的输入数据。“串行数据”表示第1并行串行变换电路21的输出数据。“噪声消除数据”表示第2并行串行变换电路22的输出数据。

从本图可知，所输入的2n位并行数据之中的奇数位由反转电路20反转，另一方面偶数位不被反转，将这些反转后的奇数位和没有反转的偶数位合并后得到的并行数据由第2并行串行变换电路22进行并行串行变换，生成噪声消除数据(即，噪声消除信号)。该噪声消除数据成为在从第1并行串行变换电路21输出的串行数据中数据转变(从1向0的变化，或从0向1的变化)的部位处数据不转变、在串行数据中数据不转变的部位处数据转变的串行信号。

这样的噪声消除数据不使用并行串行变换后的数据速率fc[bps]的串行数据，而是从fc/2n[hz]的数据速率的并行数据(即，噪声消除并行数据)生成。因此，根据本实施方式的包括噪声消除电路110的数据传输电路111，不需要如专利文献1那样在并行串行变换后的信号处理中使用高速的时钟信号和高速的串行数据就能够非常容易地生成噪声消除数据。另外，关于噪声消除数据的生成，不仅可以如本实施方式那样针对所输入的2n位并行数据使用反转后的奇数位和没有反转的偶数位来生成，相反也可以使用反转后的偶数位和没有反转的奇数位来生成。

图3是表示实施方式1的数据传输电路111中的噪声消除数据与电源电流的关系的示意时间图。另外，本图中，“串行数据”表示图2的“串行数据”，即第1并行串行变换电路21的输出数据。其下方的“电源－地线间消耗电流”表示在第1缓冲器23以及第3缓冲器25中在电源－地线间流过的电流。“噪声消除数据”表示图2的“噪声消除数据”，即第2并行串行变换电路22的输出数据。其下方的“电源－地线间消耗电流”表示在第2缓冲器24以及第4缓冲器26中在电源－地线间流过的电流。“电源－地线间消耗电流合计”表示在第1缓冲器23、第2缓冲器24、第3缓冲器25以及第4缓冲器26中在电源－地线间流过的电流的合计。利用本图对噪声消除电路110的动作和效果进行说明。

如图3的从上数第2行的“电源－地线间消耗电流”所示，在数据传输电路111将串行数据同步于时钟信号而输出时，在其转变点处第1缓冲器23以及第3缓冲器25的电源－地线间流过瞬时电流。在输出数据不同步于时钟信号变化的情况下，在第1缓冲器23以及第3缓冲器25的电源－地线间不流过瞬时电流。另一方面，如图3的从上数第4行的“电源－地线间消耗电流”所示，被输入噪声消除数据的第2缓冲器24以及第4缓冲器26在串行数据同步于时钟信号转变的情况下，由于输出不转变，因此在第2缓冲器24以及第4缓冲器26的电源－地线间不流过瞬时电流。在串行数据不同步于时钟信号变化的情况下，噪声消除电路110输出同步于时钟信号转变的噪声消除数据，在第2缓冲器24以及第4缓冲器26的电源－地线间流过瞬时电流。

第1缓冲器23以及第2缓冲器24连接于共通的电源，并且连接于共通的地线，第3缓冲器25以及第4缓冲器26也连接于共通的电源，并且连接于共通的地线，因此如图3的“电源－地线间消耗电流合计”所示，不依赖于串行数据的模式而在电源－地线间流过以同步于时钟信号的定时总是流过瞬时电流，电源噪声的频率被限制为依赖于时钟信号的边沿的频带。

通常，电源阻抗的谐振点被设计为几十mhz～几百mhz，比谐振点高频的噪声被在电路内的连接在电源－地线间的旁路电容器吸收。在没有噪声消除电路的情况下，电源噪声依赖于串行数据的模式，因此其频率成分从时钟信号的边沿周期(数据速率)到其1/d(d为1以上的整数)的频率而波及较广范围。在设为瞬时电流值在任何时钟信号的边沿定时都相同的情况下，在上述的频率范围内发生相同电平的瞬时电流噪声，越接近谐振点频率则发生越大的电源噪声。

通过使用本发明的噪声消除电路110，瞬时电流噪声仅以时钟信号的边沿周期(数据速率)发生，因此被旁路电容器可靠地吸收，在电源阻抗的谐振点附近，电源噪声几乎不发生，与没有噪声消除电路的情况相比能够相对地抑制电源噪声。

如以上那样，本实施方式的噪声消除电路110具备：第1并行串行变换电路21，将所输入的2n位(n为1以上的自然数)并行数据同步于时钟信号地变换为串行数据；反转电路20，使所输入的2n位并行数据的奇数位以及偶数位中的某一方反转；第2并行串行变换电路22，将反转电路20输出的并行数据、和所输入的2n位并行数据的奇数位以及偶数位中的某另一方的没有反转的并行数据同步于时钟信号地变换为串行数据；第1缓冲器23，被输入第1并行串行变换电路21的输出数据；以及第2缓冲器24，被输入第2并行串行变换电路22的输出数据。第1并行串行变换电路21和第2并行串行变换电路22实质上由相同电路构成，第1缓冲器23和第2缓冲器24实质上由相同电路构成，第1缓冲器23以及第2缓冲器24连接于共通的电源，并且连接于共通的地线。

由此，从第2并行串行变换电路22输出的噪声消除数据成为在第1并行串行变换电路21输出的串行数据中数据转变(过渡、跃迁)的部位处数据不转变、在串行数据中数据不转变的部位处数据转变的串行信号。因此，与第1并行串行变换电路21的输出连接的第1缓冲器23中，在串行数据中有转变的部位流过瞬时电流，另一方面，与第2并行串行变换电路22的输出连接的第2缓冲器24中，在串行数据中没有转变的部位流过瞬时电流。结果，噪声消除电路110所产生的瞬时电流噪声仅以时钟信号的边沿周期(数据速率)发生，因此被在电源－地线间连接的旁路电容器可靠地吸收。

此外，根据本实施方式的噪声消除电路110，不是如专利文献1那样通过并行串行变换后的信号处理来生成噪声消除数据，而是使用并行串行变换前的并行数据来生成噪声消除数据。因此，不需要使用高速的时钟信号和高速的串行数据，与以往相比能够非常容易地生成噪声消除数据。即，可实现即使动作速度高速化也能够容易地生成噪声消除信号的噪声消除电路。

此外，在第2缓冲器24的输出端子上连接与第1缓冲器23的输出端子相同的负载。由此，第1缓冲器23中的消耗电流和第2缓冲器24中的消耗电流相同，不依赖于所输入的并行数据而在噪声消除电路中消耗的电流变为一定。

此外，噪声消除电路110具备连接在与第1缓冲器23及第2缓冲器24连接的电源以及地线间的、用于电源噪声平滑化的电容器。由此，连接在电源－地线间的电容器作为旁路电容器发挥作用，因此噪声消除电路110中发生的一定周期的瞬时电流噪声被大幅抑制。

此外，本实施方式的数据传输电路111具备：噪声消除电路110；第3缓冲器25，与噪声消除电路110所具备的第1缓冲器23的输出端子连接，该第3缓冲器25输出差动信号；以及第4缓冲器26，与噪声消除电路110所具备的第2缓冲器24的输出端子连接，实质上由与第3缓冲器25相同电路构成。由此，可实现具备即使动作速度高速化也能够容易地生成噪声消除信号的噪声消除电路110的数据传输电路111。

此外，第3缓冲器25以及第4缓冲器26连接于共通的电源，并且连接于共通的地线。由此，关于第3缓冲器25以及第4缓冲器26中的在电源－地线间发生的一定周期的瞬时电流噪声，也可通过连接在电源－地线间的旁路电容器被大幅抑制。

(实施方式2)

这里，作为实施方式2，对实施方式1的并行串行变换电路输出多位串行数据的结构进行说明。

图4是表示实施方式2的包括噪声消除电路120在内的数据传输电路121的结构的图。该数据传输电路121具备如下结构：将实施方式1的数据传输电路111中的第1并行串行变换电路21以及第2并行串行变换电路22分别替换为输出多位串行数据的第1并行串行变换电路210以及第2并行串行变换电路220；设置多个第1缓冲器23以及第2缓冲器24、将实施方式1的第3缓冲器25以及第4缓冲器26分别替换为多位输入的第3缓冲器35以及第4缓冲器36。

图4的第1并行串行变换电路210以及第2并行串行变换电路220都是具有从2n位并行数据输出y位(y为2以上的自然数)并行的串行数据的y抽头加重功能(ytapemphasisfunction)的并行串行变换电路。

高速数据通信中，变化多的位包含更多的高频成分，变化少的位的高频成分少，因此根据传输路径的衰减特性，在接收电路侧越是高频成分则波形越衰减。因此，变化多的位与变化少的位相比，波形相对小。所以，作为使在接收侧接收的波形成为一定的对策，进行预加重、后加重。因此，在本实施方式中，具备如图4那样将加重信号也进行合并而生成的并行串行变换电路。即，第1并行串行变换电路210以及第2并行串行变换电路220除了通常的串行数据以外还输出加重信号(即，加重用的串行数据)。

图5是表示实施方式2的数据传输电路121的动作的时间图。这里，第1并行串行变换电路210以及第2并行串行变换电路220输出的加重用数据是对串行数据进行了1周期(即，1时钟量)的延迟的串行数据。图5对第1并行串行变换电路210以及第2并行串行变换电路220作为y＝2的后加重电路进行动作的情形进行说明。即，第1并行串行变换电路210以及第2并行串行变换电路220都输出2位串行数据。一个位是串行数据，另一个位是延迟了数据速率的1周期量后的串行数据。

图5中，“数据位”表示将第0～第9位作为1字来重复的数据。“并行数据”表示向数据传输电路121输入的2n位并行数据。“噪声消除并行数据”表示相对所输入的2n位并行数据将反转电路20输出的反转后的奇数位的并行数据与没有反转的偶数位的并行数据合并而得到的并行数据，即表示向第2并行串行变换电路220输入的输入数据。“串行数据”表示第1并行串行变换电路210的一方的输出数据。“后加重信号”表示第1并行串行变换电路210的另一方的输出数据，是将串行数据延迟1时钟后的数据。“噪声消除数据”表示第2并行串行变换电路220的一方的输出数据。“后加重信号用噪声消除数据”表示第2并行串行变换电路220的另一方的输出数据，是将噪声消除数据延迟1时钟后的数据。“第3缓冲器35输出波形”表示第3缓冲器35输出的信号的波形。

从第1并行串行变换电路210以及第2并行串行变换电路220输出的2位串行数据分别被输入至2位排列的第1缓冲器23以及第2缓冲器24，来自第1缓冲器23以及第2缓冲器24的输出信号被输入至作为具有加重功能的输出缓冲器的第3缓冲器35以及第4缓冲器36。此时，第3缓冲器35的输出波形如图5的“第3缓冲器35的输出波形”所示，成为数据速率1周期量的信号被强调、2周期以上的连续数据的信号强度相对变小的波形。由此，生成与低频成分相比高频成分的信号强度被强调的、适合于高速数据通信的发送信号。

在专利文献1中记载的噪声消除电路的情况下，如果并行串行变换电路的输出位宽增加，则需要与该位宽相应的噪声消除电路，必须设计多个高速动作的噪声消除电路。相对于此，根据本实施方式，不用针对从2n位并行数据输出多位的加重用串行数据的第1并行串行变换电路210以及第2并行串行变换电路220追加噪声消除电路，就能够容易地生成与各加重数据信号也对应的噪声消除数据。

(实施方式3)

这里，作为实施方式3，对将实施方式1的噪声消除数据的生成加入到并行串行变换电路中的结构进行说明。

图6是表示实施方式3的包括噪声消除电路130在内的数据传输电路131的结构的图。该数据传输电路131具备如下结构：将实施方式1的数据传输电路111中的第1并行串行变换电路21以及第2并行串行变换电路22替换为三个并行串行变换电路(即，2n：2m并行串行变换电路43、第1并行串行变换电路41以及第2并行串行变换电路42)。另外，本说明书中，标记“a：b”意味着将a位并行数据变换为b位并行数据。

即，噪声消除电路130具备将2n位并行数据变换为2m位(m为n以下的自然数)并行数据(换言之，在m小于n的情况下，2m位并行的串行数据)的2n：2m并行串行变换电路43、以及将2m位并行数据变换为1位串行数据的第1并行串行变换电路41及第2并行串行变换电路42。

根据本实施方式，通过2n：2m并行串行变换电路43、反转电路20以及第2并行串行变换电路42，将2n位并行数据的反转后的奇数位和没有反转的偶数位、或者没有反转的奇数位和反转后的偶数位的并行数据进行并行串行变换，由此，能够生成噪声消除数据。此时，如果设从第1并行串行变换电路41输出的串行数据的数据速率为fc[bps]，则噪声消除数据的生成以f/2m[hz]进行。

利用图7对n＝5(即，2n为10位)、m＝1(即，2m为2位)的情况下的数据传输电路131的动作进行说明。图7是表示实施方式3的数据传输电路131的动作的时间图。本图中，“数据位”表示将第0～第9位作为1字来重复的数据。“串行数据(偶数位串)”表示2n：2m并行串行变换电路43的2位输出之中的一方的输出数据。“串行数据(奇数位串)”表示2n：2m并行串行变换电路43的2位输出之中的另一方的输出数据。“串行数据”表示第1并行串行变换电路41的输出数据。“串行数据(偶数位串)”表示2n：2m并行串行变换电路43的2位输出之中的一方的输出数据。“反转串行数据(奇数位串)”表示反转电路20的输出数据。“噪声消除数据”表示第2并行串行变换电路42的输出数据。

2n：2m并行串行变换电路43将所输入的10位并行数据变换为2位并行数据。此时，2位并行数据分别是奇数位的串行数据(图7的“串行数据(奇数位串)”)以及偶数位的串行数据(图7的“串行数据(偶数位串)”)，具有数据速率的1/2倍的频率。接着，通过第2并行串行变换电路42针对将奇数位的串行数据用反转电路20反转后的数据、和没有反转的偶数位的串行数据进行并行串行变换，由此能够与实施方式1同样生成噪声消除数据((图7的“噪声消除数据”)。

另外，与本实施方式相反，在针对所输入的2n位的并行数据使用反转后的偶数位和没有反转的奇数位的情况下，也同样能够生成噪声消除数据。

此外，n和m能够以任意的值设计。

此外，本实施方式中，对2n：2m、2m：1这2个阶段(级)的并行串行变换电路进行了说明，但即使是将并行串行变换电路分割为若干个阶段(级)的结构，只要能够将2n位的并行数据的奇数位和偶数位中的某一方的数据反转、将与没有反转的另一方的数据合并后的并行数据进行并行串行变换，则能够生成噪声消除数据。

实施方式3的结构中，后段(后级)的2m：1并行串行变换电路以后的结构需要两个，但前段(前级)的2n：2m并行串行变换电路43需要一个即可。因此，如实施方式1的结构那样，与需要两个2n：1并行串行变换电路的情况相比，能够削减电路面积以及消耗电力。

(实施方式4)

接着，作为实施方式4，对输出多值信号的数据传输电路进行说明。

图8是表示实施方式4的数据传输电路141的结构的图。数据传输电路141是能够输出多值信号的数据传输电路，具备多个(这里为x个)实施方式1的噪声消除电路110、和输出多值信号的第5缓冲器45及第6缓冲器46。向数据传输电路141输入的并行数据是2n×x位(x为2以上的自然数)的并行数据(2n位并行数据0～2n位并行数据x)。

本实施方式中，作为噪声消除电路，将实施方式1的噪声消除电路110并列配置m个。从x个噪声消除电路110输出的x位(data0～datax)串行数据被输入至作为多值的差动输出驱动器的第5缓冲器45。即，第5缓冲器45是被输入从x个噪声消除电路110分别具备的第1并行串行变换电路21输出的多个串行数据、并输出多值信号的差动输出缓冲器。

同样，从x个噪声消除电路110输出的x位(data0～datax)噪声消除数据被输入至作为实质上由与第5缓冲器45相同的电路构成的虚拟驱动器的第6缓冲器46。即，第6缓冲器46是被输入从x个噪声消除电路110分别具备的第2并行串行变换电路22输出的多个串行数据(即，多个噪声消除数据)、并输出多值信号的差动输出缓冲器。

另外，第5缓冲器45以及第6缓冲器46连接于共通的电源，并且连接于共通的地线。此外，第5缓冲器45和第6缓冲器46实质上由相同电路构成即可，例如也可以是相同电路，只要与时钟信号同步地输出数据变化时的消耗电流大致相同，则也可以是不同的电路。此外，为了使第5缓冲器45中的消耗电流与第6缓冲器46中的消耗电流一致，优选在第6缓冲器46的输出端子上连接与第5缓冲器45的输出端子相同的负载(即，相同阻抗的负载)。

如以上那样，本实施方式的数据传输电路141具备：多个噪声消除电路110；第5缓冲器45，被输入从多个噪声消除电路110分别具备的第1并行串行变换电路21输出的多个串行数据，并输出多值信号；以及第6缓冲器46，被输入从多个噪声消除电路110分别具备的第2并行串行变换电路22输出的多个串行数据，并输出多值信号；在第6缓冲器46的输出端子上连接与第5缓冲器45的输出端子相同的负载。

由此，能够将实施方式1的噪声消除电路110适用于输出多值信号的数据传输电路。因此，可实现即使动作速度高速化也能够容易地生成噪声消除信号的、输出多值信号的数据传输电路141。

(实施方式5)

接着，作为实施方式5，说明兼具备实施方式3的特征和实施方式4的特征的数据传输电路。

图9是表示实施方式5的数据传输电路151的结构的图。数据传输电路151是能够输出多值信号的传输电路，具备将实施方式4的数据传输电路141中的x个噪声消除电路110替换为x个实施方式3的噪声消除电路130的结构。向数据传输电路151输入的并行数据是2n×x位(x为2以上的自然数)的并行数据(2n位并行数据0～2n位并行数据x)。

本实施方式中，作为噪声消除电路，将实施方式3的噪声消除电路130并列配置了x个。从x个噪声消除电路130输出的x位串行数据连接于作为多值的差动输出驱动器的第5缓冲器45。即，第5缓冲器45是被输入从x个噪声消除电路130分别具备的第1并行串行变换电路41输出的多个串行数据、并输出多值信号的差动输出缓冲器。

同样，从x个噪声消除电路130输出的x位噪声消除数据连接于实质上由与第5缓冲器45相同的电路构成的作为虚拟驱动器的第6缓冲器46。即，第6缓冲器46是被输入从x个噪声消除电路130分别具备的第2并行串行变换电路42输出的多个串行数据(即，多个噪声消除数据)、并输出多值信号的差动输出缓冲器。

另外，第5缓冲器45以及第6缓冲器46连接于共通的电源，并且连接于共通的地线。第5缓冲器45和第6缓冲器46只要实质上由相同的电路构成即可，例如也可以是相同电路，并且只要与时钟信号同步地输出数据时的消耗电流大致相同，则也可以是不同的电路。此外，为了使第5缓冲器45中的消耗电流与第6缓冲器46中的消耗电流一致，优选的是在第6缓冲器46的输出端子上连接与第5缓冲器45的输出端子相同的负载(即，相同阻抗的负载)。

如以上那样，本实施方式的数据传输电路151具备：多个噪声消除电路130；第5缓冲器45，被输入从多个噪声消除电路130分别具备的第1并行串行变换电路41输出的多个串行数据，并输出多值信号；以及第6缓冲器46，被输入从多个噪声消除电路130分别具备的第2并行串行变换电路42输出的多个串行数据，并输出多值信号，在第6缓冲器46的输出端子上连接与第5缓冲器45的输出端子相同的负载。

由此，能够将实施方式3的噪声消除电路130适用于输出多值信号的数据传输电路。因此，可实现即使动作速度高速化也能够容易地生成噪声消除信号的、输出多值信号的数据传输电路151。

(实施方式6)

接着，作为实施方式6，对包括即使所输入的并行数据为奇数位也生成噪声消除信号的噪声消除电路的数据传输电路进行说明。

图10a是表示实施方式6的包括噪声消除电路160的数据传输电路161的结构的图。数据传输电路161具备噪声消除电路160、第3缓冲器25以及第4缓冲器26。另外，本实施方式中，对数据传输电路161输入n(n为1以上的奇数)位并行数据。

噪声消除电路160具备：第1并行串行变换电路61，将n位(n为1以上的奇数)并行数据同步于时钟信号地变换为串行数据；选择器部60，被输入n位并行数据，以n位并行数据的更新周期交替地切换针对所输入的n位并行数据输出反转后的奇数位和没有反转的偶数位的模式、和针对所输入的n位并行数据输出没有反转的奇数位和反转后的偶数位的模式，由此输出并行数据；第2并行串行变换电路62，将选择器部60输出的并行数据同步于时钟信号地变换为串行数据；第1缓冲器23，被输入第1并行串行变换电路61的输出数据；以及第2缓冲器24，被输入第2并行串行变换电路62的输出数据。第1并行串行变换电路61和第2并行串行变换电路62实质上由相同的电路构成。第1缓冲器23和第2缓冲器24实质上由相同电路构成。第1缓冲器23以及第2缓冲器24连接于共通的电源(这里为供给电压vdd1的电源)，并且连接于共通的地线(这里为电压vss1的地线)。

在第1缓冲器23上连接第3缓冲器25，同样在第2缓冲器24的输出上以与第1缓冲器23的负载成为等负载的方式连接第4缓冲器26。这里，第3缓冲器25以及第4缓冲器26是差动输出缓冲器。第3缓冲器25以及第4缓冲器26连接于共通的电源(这里为供给电压vdd2的电源)，并且连接于共通的地线(这里为电压vss2的地线)。

图10b是表示实施方式6的选择器部60的详细的结构的一例的图。选择器部60具备控制信号生成部610、反转电路620a及620b、以及选择器电路611a及611b。

控制信号生成部610基于时钟信号，生成n周期的l(low)信号与n周期的h(high)信号交替地变化的选择器控制信号。此时，控制信号生成部610检测n位并行数据被更新的情况，进行使并行数据的更新定时与选择器控制信号的变化定时一致的调整。

反转电路620a将n位并行数据的偶数位反转。另一方面，反转电路620b将n位并行数据的奇数位反转。

选择器电路611a在选择器控制信号为l期间时，选择n位并行数据的偶数位，另一方面，在选择器控制信号为h期间时，选择来自反转电路620a的输出数据、即选择将n位并行数据的偶数位反转后的并行数据，并将所选择的n位并行数据作为n位噪声消除并行数据(偶数)来输出。

选择器电路611b在选择器控制信号为l期间时，选择来自反转电路620b的输出数据、即选择将n位并行数据的奇数位反转后的并行数据，另一方面，在选择器控制信号为h期间时，选择n位并行数据的奇数位，并将所选择的n位并行数据作为n位噪声消除并行数据(奇数)来输出。

因此，从该选择器部60输出的n位噪声消除并行数据(即，来自选择器电路611a以及选择器电路611b的输出数据)在选择器控制信号为l期间时是所输入的n位并行数据之中的奇数位反转后的并行数据，另一方面，在选择器控制信号为h期间时是所输入的n位并行数据之中的偶数位反转后的并行数据。

选择器控制信号的相位关系和并行数据的更新定时的相位关系可以考虑图11a、图11b的2种。图11a是表示实施方式6的数据传输电路161的动作的一例的时间图。图11b是表示实施方式6的数据传输电路161的动作的其他一例的时间图。图11a以及图11b中，“数据位”表示将第0～第8位作为1字来重复的数据。“并行数据”表示向数据传输电路161输入的n位并行数据。“噪声消除并行数据”表示选择器部60输出的并行数据、即向第2并行串行变换电路62输入的输入数据。“选择器控制信号”表示控制信号生成部610输出的选择器控制信号。“串行数据”表示第1并行串行变换电路61的输出数据。“噪声消除数据”表示第2并行串行变换电路62的输出数据。

从图11a以及图11b可知，在图11a的情况下对于串行数据，输出正转的噪声消除数据，在图11b的情况下输出反转的噪声消除数据。在噪声消除电路160的后段连接的第1缓冲器23以及第2缓冲器24中，如果在上升沿以及下降沿在电源－地线间流过的瞬时电流都相等，则与边沿的朝向无关地，在串行数据不变化时噪声消除数据变化，从而能够提供进行与实施方式1同等的动作的噪声消除电路160。此外，即使连接于后段的第1缓冲器23以及第2缓冲器24为差动输出缓冲器，也与本实施方式同样作为噪声消除电路发挥功能。

如以上那样，本实施方式的噪声消除电路160具备：第1并行串行变换电路61，将n位(n为1以上的奇数)并行数据同步于时钟信号地变换为串行数据；选择器部60，被输入n位并行数据，以n位并行数据的更新周期交替地切换针对所输入的n位并行数据输出反转后的奇数位和没有反转的偶数位的模式、和针对所输入的n位并行数据输出没有反转的奇数位和反转后的偶数位的模式，由此输出并行数据；第2并行串行变换电路62，将选择器部60输出的并行数据同步于时钟信号地变换为串行数据；第1缓冲器23，被输入第1并行串行变换电路61的输出数据；以及第2缓冲器24，被输入第2并行串行变换电路62的输出数据。第1并行串行变换电路61和第2并行串行变换电路62实质上由相同的电路构成。第1缓冲器23和第2缓冲器24实质上由相同电路构成。第1缓冲器23以及第2缓冲器24连接于共通的电源(这里为供给电压vdd1的电源)，并且连接于共通的地线(这里为电压vss1的地线)。

由此，与实施方式1同样，在噪声消除电路160产生的瞬时电流噪声仅以时钟信号的边沿周期(数据速率)发生，所以可被在电源－地线间连接的旁路电容器可靠地吸收。此外，不需要使用高速的时钟信号和高速的串行数据，与以往相比能够非常容易地生成噪声消除数据。因此，通过本实施方式，可实现包括以n位(n为1以上的奇数)并行数据为输入、即使在动作速度高速化也能够容易生成噪声消除信号的噪声消除电路160的数据传输电路161。

(实施方式7)

接着，作为实施方式7，对兼具备实施方式3的特征和实施方式6的特征的数据传输电路进行说明。

图12是表示实施方式7的数据传输电路171的结构的图。数据传输电路171具备如下结构：将实施方式6的数据传输电路161中的选择器部60、第1并行串行变换电路61以及第2并行串行变换电路62分别替换为选择器部70、n：m并行串行变换电路73、第1并行串行变换电路71及第2并行串行变换电路72的结构。

n：m并行串行变换电路73将n位并行数据变换为m位(m为n以下的自然数)并行数据(即，m小于n的情况下，m位并行的串行数据)。

选择器部70被输入m位并行数据，以m位并行数据的更新周期交替地切换针对所输入的m位并行数据输出反转后的奇数位和没有反转的偶数位的模式、以及针对所输入的m位并行数据输出没有反转的奇数位和反转后的偶数位的模式，从而输出并行数据。

第1并行串行变换电路71以及第2并行串行变换电路72都将m位并行数据变换为1位串行数据。

如以上那样构成的本实施方式的数据传输电路171的噪声消除电路170接受n位(n为1以上的奇数)并行数据作为输入。n：m并行串行变换电路73将变换后的m位并行数据输出给生成噪声消除并行数据的选择器部70、和进行并行串行变换并输出串行数据的第1并行串行变换电路71。从选择器部70输出的噪声消除并行数据被输出至实质上由与第1并行串行变换电路71相同的电路构成的第2并行串行变换电路72。

如以上那样，通过本实施方式，与实施方式6同样，可实现包括以n位(n为1以上的奇数)并行数据为输入、即使在动作速度高速化也能够容易地生成噪声消除信号的噪声消除电路170的数据传输电路171。

另外，本实施方式的数据传输电路171中，选择器部70的动作频率与实施方式6相比为n/m倍的高速，但m：1的并行串行变换中的前段的n：m的并行串行变换一个就够，因此能够削减电路面积以及消耗电力。

以上，基于实施方式1～7对本发明的噪声消除电路以及数据传输电路进行了说明，但本发明并不限定于这些实施方式1～7。只要不脱离本发明的主旨，则对实施方式1～7中的任一个实施了本领域技术人员想到的各种变形的形态、将实施方式1～7中的一部分的构成要素组合所构建的其他形态也包含在本发明的范围内。

例如，在实施方式3以及实施方式7中，将并行串行变换分解为2个阶段，设置在这2个阶段的并行串行变换期间生成噪声消除数据的电路，但不限于此。在实际设计中，并行串行变换电路也可以以s个阶段(s为1以上的自然数)设计，生成噪声消除数据的电路也可以是从s个段的并行串行变换电路的初段连接到第s段的近前的某一部位的结构。并行串行变换电路的段数、生成噪声消除数据的电路的连接处只要考虑动作频率、电路面积以及消耗电力的平衡来决定即可。

此外，上述实施方式中，第1缓冲器以及第2缓冲器是与在它们的前段配置的第1并行串行变换电路及第2并行串行变换电路、以及在它们的后段配置的第3缓冲器及第4缓冲器独立的电路，但不限于此。第1缓冲器以及第2缓冲器也可以分别组装到在它们的前段配置的第1并行串行变换电路以及第2并行串行变换电路中(即，作为输出段)，或也可以分别组装到在它们的后段配置的第3缓冲器以及第4缓冲器中(即，作为输入段)。

工业实用性

本发明的噪声消除电路不限于数据传输电路，也可以利用于包括并行串行变换电路的数据变换电路。

标号说明

20反转电路

21、41、61、71、210第1并行串行变换电路

22、42、62、72、220第2并行串行变换电路

23第1缓冲器

24第2缓冲器

25、35第3缓冲器

26、36第4缓冲器

432n：2m并行串行变换电路

45第5缓冲器

46第6缓冲器

60、70选择器部

73n：m并行串行变换电路

110、120、130、160、170噪声消除电路

111、121、131、141、151、161、171数据传输电路

610控制信号生成部

611a、611b选择器电路

620a、620b反转电路