1.一种用在模数转换器adc的连续时间级中的残差产生系统，所述系统包括：
用于基于模拟输入产生滤波的模拟输出的滤波器；
量化器，用于基于所述滤波的模拟输出产生到前馈数模转换器dac的数字输入；
前馈dac，用于基于由所述量化器产生的数字输入产生前馈路径模拟输出；和
减法器，用于基于所述前馈路径模拟输出产生残差信号。
2.根据权利要求1所述的残差产生系统，其中：
所述滤波器包括包含m个抽头和m个乘法器的延迟线，
所述m个乘法器中的每一个乘法器与所述m个抽头中的一个抽头相关联，使得所述m个乘法器中的每一个乘法器被配置为将所述m个抽头中的相关联的一个抽头的输出乘以该乘法器的相应抽头系数，和
由所述滤波器产生的滤波的模拟输出包括m个乘法器的输出之和。
3.根据权利要求2所述的残差产生系统，还包括：
m个缓冲器，其中所述m个缓冲器中的每一个缓冲器与所述m个抽头中的一个抽头相关联，使得所述m个缓冲器中的每一个缓冲器被配置为缓冲所述m个抽头中的相关联的一个抽头的输出。
4.根据权利要求3所述的残差产生系统，其中所述m个缓冲器包括闪存缓冲器。
5.根据权利要求3或4所述的残差产生系统，其中所述m个乘法器中的每一个乘法器都在所述m个缓冲器中的一个缓冲器中实现，并且其中由所述滤波器产生的滤波的模拟输出包括所述m个缓冲器的输出之和。
6.根据权利要求5所述的残差产生系统，其中所述量化器包括多个比较器，用于基于所述m个缓冲器的输出之和产生到前馈dac的数字输入的比特。
7.根据权利要求3或4所述的残差产生系统，其中所述m个缓冲器中的每一个缓冲器被配置为在使用所述m个乘法器中的相关联的一个乘法器来乘以所述m个抽头中的相关联的一个抽头的输出之前缓冲所述m个抽头中的相关联的一个抽头的输出。
8.根据权利要求7所述的残差产生系统，其中所述量化器包括多个比较器，用于基于所述m个缓冲器的输出产生到前馈dac的数字输入的比特，并且其中所述多个比较器中的每一个比较器包括m个乘法器。
9.根据权利要求8所述的残差产生系统，其中对于所述多个比较器中的每一个比较器，所述m个乘法器中的每一个乘法器都在相应的跨导器中实现。
10.根据权利要求2-9中任一项所述的残差产生系统，其中所述延迟线包括m-1个抽头延迟，并且其中m-1个抽头延迟中的一个或多个的输出用于产生前向路径模拟输出，并且其中所述减法器用于基于所述前馈路径模拟输出和所述前向路径模拟输出产生残差信号。