一种相位检测器的制作方法

[0001]
本申请涉及电子设计技术领域，特别涉及一种相位检测器。


背景技术：

[0002]
目前，数据恢复电路主要有两种架构，一种如图1所示，基于锁相环(phase locked loop，pll)而实现，主要包括相位检测器(phase detector，pd)、电荷泵(charge pump，cp)、压控振荡器(voltage-controlled oscillator，vco)；另一种如图2所示，基于延迟锁相环(delay locked loop，dll)而实现，主要包括相位检测器、电荷泵、相位插值器(phase interpolator，pi)。其中，相位检测器在数据恢复电路中具有举足轻重的作用，用于检测数据与时钟的相位差，以便环路根据相位差调整时钟相位的快慢，最终使得时钟跟踪上数据的变化，恢复出正确的数据。
[0003]
然而，现有技术中的相位检测器的类型单一，往往只能工作在一种速率模式下，由此，给压控振荡器或插值器的设计带来了相当大的挑战。例如，根据hdmi 1.4和hdmi 2.0协议，输入的数据速率范围要求为250mb/s到5.94mb/s。对于基于pll的数据恢复电路架构，若pd采用单一的半速率线性pd，那么压控振荡器的范围须为125mhz-2.97ghz，最高工作频率与最低工作频率比为近24倍，需要将多个压控振荡器拼接在一起才可能工作在这么宽的范围，极大地增加了芯片面积和设计复杂性。对于基于dll的数据恢复电路架构，若pd采用单一类型的半速率线性pd，那么相位插值器的输入频率范围须为125mhz-2.97ghz，这对于插值器的设计而言是个不小的挑战，因为对于低频率来说，需要先把低频的方波信号整成三角波信号后，才能输入插值器进行插值，而对高频信号来说，又必须具有一定的正增益把输入信号放大后才能输入插值器进行插值，即，插值器的输入缓冲必须具有非常大的带宽可调范围，设计难度较高。
[0004]
鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。


技术实现要素：

[0005]
本申请的目的在于提供一种相位检测器，以便有效扩展相位检测器的速率性能模式的多样式，进而降低对数据恢复电路中其他电路器件的设计难度。
[0006]
为解决上述技术问题，本申请公开了一种相位检测器，包括基础信号检测模块以及不同类型的多个相位输出模块，各个所述相位输出模块的输入端均分别与所述基础信号检测模块连接，用于在使能后输出对应的相位检测结果信号；
[0007]
其中，不同类型的所述相位输出模块的信号速率性能不同。
[0008]
可选地，所述相位输出模块的数量为三个；
[0009]
其中，第一相位输出模块为1/2速率的线性相位输出模块，用于在时钟信号速率为数据信号速率的1/2时被使能工作；第二相位输出模块为1/2速率的非线性相位输出模块，用于在时钟信号速率为数据信号速率的1/2时被使能工作；第三相位输出模块为1/4速率的
线性相位输出模块，用于在时钟信号速率为数据信号速率的1/4时被使能工作。
[0010]
可选地，所述基础信号检测模块包括四个d触发器组，各个d触发器组均包括时钟输入端相连接的第一d触发器和第二d触发器；输入至各个d触发器组的时钟信号分别为相位依次相差90
°
的cki信号、ckq信号、ckib信号、ckqb信号；
[0011]
各个第一d触发器的数据输入端均相互连接作为所述相位检测器的数据输入端；各个第一d触发器的数据输出端分别用于输出a信号、b信号、c信号、d信号，并分别与对应的第二d触发器的数据输入端连接；各个第二d触发器的数据输出端分别用于输出aq信号、bq信号、cq信号、dq信号。
[0012]
可选地，所述第一相位输出模块包括第一异或门和第二异或门；
[0013]
所述第一异或门的两个输入端分别用于接收所述a信号和所述c信号；所述第二异或门的两个输入端分别用于接收所述aq信号和所述cq信号；
[0014]
所述第一异或门输出的err信号以及所述第二异或门输出的ref信号作为所述第一相位输出模块所输出的相位检测结果信号。
[0015]
可选地，所述第二相位输出模块包括：
[0016]
依次串联的第三d触发器、第四d触发器、第五d触发器，所述第三d触发器的数据输入端用于接收所述aq信号，所述第五d触发器用于输出deven信号；
[0017]
依次串联的第六d触发器、第七d触发器，所述第六d触发器的数据输入端用于接收所述bq信号，所述第七d触发器用于输出eeven信号；
[0018]
依次串联的第八d触发器、第九d触发器，所述第八d触发器的数据输入端用于接收所述cq信号，所述第九d触发器用于输出dodd信号；
[0019]
数据输入端用于接收所述dq信号的第十d触发器，用于输出eodd信号；
[0020]
两个输入端分别用于接收所述deven信号和所述eeven信号的第三异或门；两个输入端分别用于接收所述eeven信号和所述dodd信号的第四异或门；所述第三异或门输出的up_bb信号以及所述第四异或门输出的dn_bb信号作为所述第二相位输出模块所输出的相位检测结果信号。
[0021]
可选地，所述第三d触发器的时钟信号为所述ckib信号；
[0022]
所述第四d触发器、所述第六d触发器和所述第八d触发器的时钟信号均为所述ckqb信号；
[0023]
所述第五d触发器、所述第七d触发器、所述第九d触发器和所述第十d触发器的时钟信号均为所述ckq信号。
[0024]
可选地，所述第三相位输出模块包括：
[0025]
用于接收所述a信号和所述b信号、并输出xab信号的第五异或门；用于接收所述b信号和所述c信号、并输出xbc信号的第六异或门；用于接收所述c信号和所述d信号、并输出xcd信号的第七异或门；用于接收所述d信号和所述a信号、并输出xda信号的第八异或门；
[0026]
用于接收所述xab信号和所述cki信号的第一与门；用于接收所述xbc信号和所述ckq信号的第二与门；用于接收所述xcd信号和所述ckib信号的第三与门；用于接收所述xda信号和所述ckqb信号的第四与门；
[0027]
用于接收所述aq信号和所述bq信号、并输出xabq信号的第九异或门；用于接收所述bq信号和所述cq信号、并输出xbcq信号的第十异或门；用于接收所述cq信号和所述dq信
号、并输出xcdq信号的第十一异或门；用于接收所述dq信号和所述aq信号、并输出xdaq信号的第十二异或门；
[0028]
用于接收所述xabq信号和所述ckib信号的第五与门；用于接收所述xbcq信号和所述ckqb信号的第六与门；用于接收所述xcdq信号和所述cki信号的第七与门；用于接收所述xdaq信号和所述ckq信号的第八与门；
[0029]
四个输入端分别与所述第一与门、所述第二与门、所述第三与门、所述第四与门的输出端连接的第一加法器；四个输入端分别与所述第五与门、所述第六与门、所述第七与门、所述第八与门的输出端连接的第二加法器；所述第一加法器输出的up_qr信号和所述第二加法器输出的dn_qr信号作为所述第三相位输出模块所输出的相位检测结果信号。
[0030]
本申请所提供的相位检测器，包括基础信号检测模块以及不同类型的多个相位输出模块，各个所述相位输出模块的输入端均分别与所述基础信号检测模块连接，用于在使能后输出对应的相位检测结果信号；其中，不同类型的所述相位输出模块的信号速率性能不同。
[0031]
可见，本申请利用不同类型的多个相位输出模块，可将相位检测器配置为多种不同的速率性能模式，拓展了相位检测器的速率性能模式的多样性；通过在高频情况下采用低速率性能模式，可有效降低对数据恢复电路中其他器件的频率范围要求，进而降低了数据恢复电路的设计难度。
附图说明
[0032]
为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。
[0033]
图1为现有技术中的一种数据恢复电路的结构示意图；
[0034]
图2为现有技术中的又一种数据恢复电路的结构示意图；
[0035]
图3为本申请实施例公开的一种相位检测器的结构示意图；
[0036]
图4为本申请实施例公开的一种相位检测器的电路结构图；
[0037]
图5为本申请实施例所公开的1/2速率的线性相位检测器的时序图；
[0038]
图6为本申请实施例所公开的1/2速率的非线性相位检测器的时序图；
[0039]
图7为本申请实施例所公开的1/4速率的线性相位检测器的时序图。
具体实施方式
[0040]
本申请的核心在于提供一种相位检测器，以便有效扩展相位检测器的速率性能模式的多样式，进而降低对数据恢复电路中其他电路器件的设计难度。
[0041]
为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0042]
当前，相位检测器在数据恢复电路中具有举足轻重的作用，用于检测数据与时钟的相位差，以便环路根据相位差调整时钟相位的快慢，最终使得时钟跟踪上数据的变化，恢复出正确的数据。然而，现有技术中的相位检测器的类型单一，往往只能工作在一种速率模式下，由此，给压控振荡器或插值器的设计带来了相当大的挑战。例如，对于基于pll的数据恢复电路架构，若pd采用单一的半速率线性pd，那么压控振荡器的范围须达到一定的宽度要求，最高工作频率与最低工作频率之比较大，如此需将多个压控振荡器拼接在一起工作，极大地增加了芯片面积和设计复杂性。对于基于dll的数据恢复电路架构，若pd采用单一类型的半速率线性pd，那么相位插值器的输入频率范围须较宽，即，插值器的输入缓冲必须具有非常大的带宽可调范围，设计难度较高。鉴于此，本申请提供了一种相位检测器，可有效解决上述问题。
[0043]
参见图3所示，本申请实施例公开了一种相位检测器，主要包括基础信号检测模块1以及不同类型的多个相位输出模块2，各个相位输出模块2的输入端均分别与基础信号检测模块1连接，用于在使能后输出对应的相位检测结果信号；其中，不同类型的相位输出模块2的信号速率性能不同。
[0044]
需要指出的是，本申请实施例所提供的相位检测器中具体包括了多种不同类型的相位输出模块2，可分别工作在不同的信号速率性能模式下，并输出对应的相位检测结果信号。
[0045]
具体地，相位检测器的信号速率性能可具体体现在两方面。第一方面是时钟信号与输入的数据信号的速率关系：全速率的相位检测器，其时钟信号的工作频率与输入的数据信号的工作频率相等；1/2速率即半速率的相位检测器，其时钟信号的工作频率为输入的数据信号的工作频率的一半；1/4速率的相位检测器，其时钟信号的工作频率为输入的数据信号的工作频率的1/4；诸如此类。
[0046]
第二方面是相位差与输出的相位检测结果信号的关系：线性的相位检测器，其相位差与相位检测结果信号成线性正比关系；而非线性的相位检测器，其相位差与相位检测结果信号无正比关系，只体现出时钟信号与输入的数据信号的超前或者滞后的相位关系。
[0047]
容易理解的是，上述任一方面不同的两个相位检测器，均可视为不同类型即不同信号速率性能的相位检测器。如此，对于本申请实施例所提供的相位检测器，通过选择不同类型的相位输出模块2进行使能，可将相位检测器配置为对应的信号速率性能模式；而相位检测器的信号速率性能的多样性，可有效降低对数据恢复电路中其他器件的工作频率范围要求，进而降低电路设计难度。
[0048]
例如，在输入的数据信号的频率范围要求为250mb/s到5.94mb/s的情况下，对于基于pll的数据恢复电路，若只采用单一类型的1/2速率的线性相位检测器，则压控振荡器的范围须为125mhz-2.97ghz；而若在高频情况下将相位检测器配置为1/4速率，并在低频情况下将相位检测器配置为1/2速率，那么压控振荡器的工作频率范围便可降到125mhz-1.485ghz，最高频率与最低频率之比下降至12，显著降低压控振荡器的设计难度。由此可见，利用混合速率性能模式的相位检测器，通过在高频情况下采用低速率性能模式，可有效对降低其他器件的频率范围要求，进而降低数据恢复电路的设计难度。
[0049]
本申请实施例所提供的相位检测器包括基础信号检测模块1以及不同类型的多个相位输出模块2，各个相位输出模块2的输入端均分别与基础信号检测模块1连接，用于在使
能后输出对应的相位检测结果信号；其中，不同类型的相位输出模块2的信号速率性能不同。
[0050]
可见，本申请利用不同类型的多个相位输出模块2，可将相位检测器配置为多种不同的速率性能模式，拓展了相位检测器的速率性能模式的多样性；通过在高频情况下采用低速率性能模式，可有效降低对数据恢复电路中其他器件的频率范围要求，进而降低了数据恢复电路的设计难度。
[0051]
参见图4所示，本申请实施例公开了一种具体的相位检测器，主要包括基础信号检测模块1以及不同类型的多个相位输出模块2，各个相位输出模块2的输入端均分别与基础信号检测模块1连接，用于在使能后输出对应的相位检测结果信号；其中，不同类型的相位输出模块2的信号速率性能不同；
[0052]
相位输出模块2的数量为三个；其中，第一相位输出模块2为1/2速率的线性相位输出模块2，用于在时钟信号速率为数据信号速率的1/2时被使能工作；第二相位输出模块2为1/2速率的非线性相位输出模块2，用于在时钟信号速率为数据信号速率的1/2时被使能工作；第三相位输出模块2为1/4速率的线性相位输出模块2，用于在时钟信号速率为数据信号速率的1/4时被使能工作。
[0053]
具体地，在本实施例中，共设置了三种信号速率性能的相位输出模块2，通过在不同情况下对这三个相位输出模块2进行使能，可将相位检测器分别配置为三种不同类型。例如，在低速率情况下，可将第一相位输出模块2使能，配置得到1/2速率的线性相位检测器；在中等速率情况下，可将第二相位输出模块2使能，配置得到1/2速率的非线性相位检测器，即半速率的bang-bang相位检测器；在高速率情况下，可将第三相位输出模块2使能，配置得到1/4速率的线性相位检测器，即quad rate线性相位检测器。
[0054]
进一步地，在上述内容的基础上，本申请实施例所公开的相位检测器，作为一种具体实施方式，基础信号检测模块1包括四个d触发器组，各个d触发器组均包括时钟输入端相连接的第一d触发器latch1和第二d触发器latch2；输入至各个d触发器组的时钟信号分别为相位依次相差90
°
的cki信号、ckq信号、ckib信号、ckqb信号；
[0055]
各个第一d触发器latch1的数据输入端均相互连接作为相位检测器的数据输入端；各个第一d触发器latch1的数据输出端分别用于输出a信号、b信号、c信号、d信号，并分别与对应的第二d触发器latch2的数据输入端连接；各个第二d触发器latch2的数据输出端分别用于输出aq信号、bq信号、cq信号、dq信号。
[0056]
具体地，若cki信号为输出相位为0的时钟信号，则ckq信号为输出相位为90
°
的时钟信号，ckib信号为输出相位为180
°
的时钟信号，ckqb信号为输出相位为270
°
的时钟信号。
[0057]
这四个时钟信号依次送入四个d触发器组的时钟输入端，即：cki信号作为第一d触发器组的时钟信号，与第一d触发器组中的第一d触发器latch1和第二d触发器latch2的时钟输入端连接；ckq信号作为第二d触发器组的时钟信号，与第二d触发器组中的第一d触发器latch1和第二d触发器latch2的时钟输入端连接；ckib信号作为第三d触发器组的时钟信号，与第三d触发器组中的第一d触发器latch1和第二d触发器latch2的时钟输入端连接；ckqb信号作为第四d触发器组的时钟信号，与第四d触发器组中的第一d触发器latch1和第二d触发器latch2的时钟输入端连接。
[0058]
进一步地，在上述内容的基础上，作为一种具体实施方式，第一相位输出模块2包
括第一异或门xor1和第二异或门xor2；第一异或门xor1的两个输入端分别用于接收a信号和c信号；第二异或门xor2的两个输入端分别用于接收aq信号和cq信号；第一异或门xor1输出的err信号以及第二异或门xor2输出的ref信号作为第一相位输出模块2所输出的相位检测结果信号。
[0059]
请参阅图5，图5为本申请实施例所公开的1/2速率的线性相位检测器的时序图。具体地，当将第一相位输出模块2的相关器件在时钟信号速率为数据信号速率的1/2时而被使能后，相位检测器即被配置为1/2速率的线性相位检测器。
[0060]
具体地，电荷泵是限制现有技术中数据恢复电路速率的一个瓶颈，电荷泵的速度较慢主要是由于参考信号ref或错误信号err的脉宽太小导致的。参考信号ref是一个基准信号，当出现不连续不同的数据时，比如10，就会产生0.5ui宽度的脉冲；若出现连续相同的信号，输出就为0。错误信号err表征的是数据信号与时钟信号之间的相位差。在传统的1/2速率的线性相位检测器中，当锁定之后，参考信号ref的固定脉宽是1ui(1ui＝1/(data rate))，错误信号err的脉宽只有0.5ui。其中，ui为数据的单位宽度，若发送速率为1gb/s，则数据宽度为1ui＝1/1g＝1ns。
[0061]
从图5中可以看出，本申请实施例中的相位检测器被配置为1/2速率的线性相位检测器时，err信号的脉宽为0.5ui，ref信号的脉宽为1ui，并且只有在相邻数据为异的情况下，才会出现err信号和ref信号。
[0062]
在上述内容的基础上，进一步地，作为一种具体实施方式，第二相位输出模块2包括：
[0063]
依次串联的第三d触发器latch3、第四d触发器latch4、第五d触发器latch5，第三d触发器latch3的数据输入端用于接收aq信号，第五d触发器latch5用于输出deven信号；
[0064]
依次串联的第六d触发器latch6、第七d触发器latch7，第六d触发器latch6的数据输入端用于接收bq信号，第七d触发器latch7用于输出eeven信号；
[0065]
依次串联的第八d触发器latch8、第九d触发器latch9，第八d触发器latch8的数据输入端用于接收cq信号，第九d触发器latch9用于输出dodd信号；
[0066]
数据输入端用于接收dq信号的第十d触发器latch10，用于输出eodd信号；
[0067]
两个输入端分别用于接收deven信号和eeven信号的第三异或门xor3；两个输入端分别用于接收eeven信号和dodd信号的第四异或门xor4；第三异或门xor3输出的up_bb信号以及第四异或门xor4输出的dn_bb信号作为第二相位输出模块2所输出的相位检测结果信号。
[0068]
其中，进一步地，第三d触发器latch3的时钟信号为ckib信号；第四d触发器latch4、第六d触发器latch6和第八d触发器latch8的时钟信号均为ckqb信号；第五d触发器latch5、第七d触发器latch7、第九d触发器latch9和第十d触发器latch10的时钟信号均为ckq信号。
[0069]
请参阅图6，图6为本申请实施例所公开的1/2速率的非线性相位检测器的时序图。具体地，当将第二相位输出模块2的相关器件在时钟信号速率为数据信号速率的1/2时而被使能后，相位检测器即被配置为1/2速率的非线性相位检测器。
[0070]
从图6中可以看出，本申请实施例中的相位检测器被配置为1/2速率的非线性相位检测器时，up_bb信号的脉宽为2ui，dn_bb信号的脉宽为2ui，相比于1/2速率的线性相位检
测器均有所提升。
[0071]
在上述内容的基础上，进一步地，作为一种具体实施方式，第三相位输出模块2包括：
[0072]
用于接收a信号和b信号、并输出xab信号的第五异或门xor5；用于接收b信号和c信号、并输出xbc信号的第六异或门xor6；用于接收c信号和d信号、并输出xcd信号的第七异或门xor7；用于接收d信号和a信号、并输出xda信号的第八异或门xor8；
[0073]
用于接收xab信号和cki信号的第一与门and1；用于接收xbc信号和ckq信号的第二与门and2；用于接收xcd信号和ckib信号的第三与门and3；用于接收xda信号和ckqb信号的第四与门and4；
[0074]
用于接收aq信号和bq信号、并输出xabq信号的第九异或门xor9；用于接收bq信号和cq信号、并输出xbcq信号的第十异或门xor10；用于接收cq信号和dq信号、并输出xcdq信号的第十一异或门xor11；用于接收dq信号和aq信号、并输出xdaq信号的第十二异或门xor12；
[0075]
用于接收xabq信号和ckib信号的第五与门and5；用于接收xbcq信号和ckqb信号的第六与门and6；用于接收xcdq信号和cki信号的第七与门and7；用于接收xdaq信号和ckq信号的第八与门and8；
[0076]
四个输入端分别与第一与门and1、第二与门and2、第三与门and3、第四与门and4的输出端连接的第一加法器adder1；四个输入端分别与第五与门and5、第六与门and6、第七与门and7、第八与门and8的输出端连接的第二加法器adder2；第一加法器adder1输出的up_qr信号和第二加法器adder2输出的dn_qr信号作为第三相位输出模块2所输出的相位检测结果信号。
[0077]
请参阅图7，图7为本申请实施例所公开的1/4速率的非线性相位检测器的时序图。具体地，当将第三相位输出模块2的相关器件在时钟信号速率为数据信号速率的1/4时而被使能后，相位检测器即被配置为1/4速率的线性相位检测器。
[0078]
从图7中可以看出，本申请实施例中的相位检测器被配置为1/4速率的非线性相位检测器时，up_qr信号的脉宽为1.5ui，dn_qr信号的脉宽为2ui，相比于1/2速率的线性相位检测器有所提升。
[0079]
由此可见，本申请实施例所公开的混合型相位检测器，通过在高频情况下采用1/4速率的相位检测器，在中等频率情况下采用1/2速率的非线性相位检测器，可极大的降低对电荷泵的工作速度要求，同时降低压控振荡器或者相位插值器的工作频率范围，因而降低了数据恢复电路的设计难度。
[0080]
本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的设备而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0081]
还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅
包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0082]
以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。