应用于时钟展频锁相环的双模分频器的制作方法

本发明涉及频率综合器技术领域，具体为应用于时钟展频锁相环的双模分频器。

背景技术：

目前常见的分频器有两种，一是注入锁定式分频器(ilfd)，有着工作频率高、功耗低的优点，但因为使用了电感，其工作频率范围比较窄，分频比有限。二是基于d触发器的数字分频器，常见有源级耦合型(scl)和真单相时钟型(tspc)触发器。scl结构触发器型分频器适用于超高速电路应用中，但功耗相对较高。而tspc触发器型分频器工作频率相对更低，但静态功耗也最小。

基于此，本发明设计了应用于时钟展频锁相环的双模分频器，以解决上述问题。

技术实现要素：

本发明的目的在于提供应用于时钟展频锁相环的双模分频器，以解决上述背景技术中提出的现有的触发器型分频器在超高速电路应用中功耗相对较高以及触发器型分频器工作频率相对更低，但静态功耗也最小的问题。

为实现上述目的，本发明提供如下技术方案：应用于时钟展频锁相环的双模分频器，包括累加器、占空比控制器、多路复用器和输出寄存器；

所述累加器，用于存储mfcw[14:10]和ms计算过程中的中间结果；

所述占空比控制器，用于确保输出时钟ck_m的占空比达到50％；

所述多路复用器，用于将ck_m、ck_dd[0]、决定ck_dd[0]是否延迟一个周期的tsel和用于可编程的时钟频率分频具有0相位延迟的ck_d4[0]复用到输出寄存器；

所述输出寄存器，用于对分频后的ck_m进行采样。

优选的，所述输出时钟ck_m作为输出寄存器的采样元，被ck_d4[7:0]采样输出，得到8相位的分频后时钟ck_dd[7:0]。

优选的，所述输出寄存器为真单相钟控寄存器，所述输出寄存器包括由m1和m3构成的反相器d、由vdd，m19、m20与m21、m22构成的交叉耦合反相器。

与现有技术相比，本发明的有益效果是：

1、本发明可以产生8相位的分频后输出信号，根据具体分频的小数值选择一路输出，该结构更适合应用在小数分频的锁相环中。本发明采用的tspc结构的d触发器使其静态功耗更小；

2、本发明的分频器应用在具有时钟展频功能的锁相环中，实现小数分频。该分频器根据需要产生8相位的n或n+1分频后的输出信号。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明双模分频器电路整体结构图；

图2为本发明真单相钟控寄存器结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图1-2，本发明提供一种技术方案：应用于时钟展频锁相环的双模分频器，包括累加器、占空比控制器、多路复用器和输出寄存器；

所述累加器，用于存储mfcw[14:10]和ms计算过程中的中间结果；

所述占空比控制器，用于确保输出时钟ck_m的占空比达到50％；

所述多路复用器，用于将ck_m、ck_dd[0]、决定ck_dd[0]是否延迟一个周期的tsel和用于可编程的时钟频率分频具有0相位延迟的ck_d4[0]复用到输出寄存器；

所述输出寄存器，用于对分频后的ck_m进行采样；

其中，所述输出时钟ck_m作为输出寄存器的采样元，被ck_d4[7:0]采样输出，得到8相位的分频后时钟ck_dd[7:0]。

需要说明的是，应用于时钟展频锁相环的双模分频器电路整体结构如图1所示，由累加器、占空比控制器、多路复用器和输出寄存器组成。ck_d4[7:0]是一个8相的1.25ghz时钟总线。具有0相位延迟的ck_d4[0]用于可编程的时钟频率分频，除数由mfcw[14:10]和ms的和决定，占空比校正用于确保输出时钟ck_m的占空比约为50％，如公式1的定义。分频后的时钟ck_m作为输出寄存器的采样源，被具有8相位的1.25ghz时钟ck_d4[7:0]采样输出，得到8相位的分频后时钟ck_dd[7:0]。tsel决定ck_dd[0]是否延迟一个周期。

更进一步的实施方式为，所述输出寄存器为真单相钟控寄存器，所述输出寄存器包括由m1和m3构成的反相器d、由vdd，m19、m20与m21、m22构成的交叉耦合反相器；需要解释的是，如图2所示，真单相钟控寄存器(tspcr)的结构图。在时钟低电平阶段，节点a采样m1和m3构成的反相器的d输入，m10对b节点预充电至vdd，m19、m20与m21、m22构成的交叉耦合反相器对处于维持状态，保持之前的输出值；在时钟的上升沿，动态反相器m8～m10求值。如果a在上升沿处是高电平，节点b放电。在时钟高电平阶段，m15～m17导通，将节点b的值输出到c，进而输出到q。

在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

技术特征：

1.应用于时钟展频锁相环的双模分频器，其特征在于：包括累加器、占空比控制器、多路复用器和输出寄存器；

所述累加器，用于存储mfcw[14:10]和ms计算过程中的中间结果；

所述占空比控制器，用于确保输出时钟ck_m的占空比达到50％；

所述多路复用器，用于将ck_m、ck_dd[0]、决定ck_dd[0]是否延迟一个周期的tsel和用于可编程的时钟频率分频具有0相位延迟的ck_d4[0]复用到输出寄存器；

所述输出寄存器，用于对分频后的ck_m进行采样。

2.根据权利要求1所述的应用于时钟展频锁相环的双模分频器，其特征在于：所述输出时钟ck_m作为输出寄存器的采样元，被ck_d4[7:0]采样输出，得到8相位的分频后时钟ck_dd[7:0]。

3.根据权利要求1所述的应用于时钟展频锁相环的双模分频器，其特征在于：所述输出寄存器为真单相钟控寄存器，所述输出寄存器包括由m1和m3构成的反相器d、由vdd，m19、m20与m21、m22构成的交叉耦合反相器。

技术总结
本发明公开了频率综合器技术领域的应用于时钟展频锁相环的双模分频器，包括累加器、占空比控制器、多路复用器和输出寄存器；所述累加器，用于存储mfcw[14:10]和ms计算过程中的中间结果；所述占空比控制器，用于确保输出时钟ck_m的占空比达到50％；所述多路复用器，用于将ck_m、ck_dd[0]、决定ck_dd[0]是否延迟一个周期的tsel和用于可编程的时钟频率分频具有0相位延迟的ck_d4[0]复用到输出寄存器；所述输出寄存器，用于对分频后的ck_m进行采样，本发明的分频器应用在具有时钟展频功能的锁相环中，实现小数分频。该分频器根据需要产生8相位的N或N+1分频后的输出信号。

技术研发人员：唐枋;李紫晴;黄琳清
受保护的技术使用者：重庆大学
技术研发日：2019.12.25
技术公布日：2020.04.17