延迟锁相回路电路及其单位粗延迟选择方法与流程

本发明涉及一种存储器存储装置，尤其涉及一种延迟锁相回路电路及其单位粗延迟选择方法。

背景技术：

延迟锁相回路电路(delay-lockedloopcircuit，后简称dll)广泛运用在动态随机存取存储器(dynamicrandomaccessmemory，dram)，用以补偿因外部时脉信号到达内部电路途经大量元件与电路导致的时序延迟，使内部时脉信号与外部时脉信号的相位一致。

一般来说，dll具有两种延迟。一种是细延迟(finedelay)，其延迟较小并用以决定dll的解析度。另一种是粗延迟(coarsedelay)，其延迟较大并用以控制dll的锁定时间。细延迟可以由多个单位细延迟(unitfinedelay)组成，而粗延迟可以由多个单位粗延迟(unitcoarsedelay)组成。

单位粗延迟可以划分出单位细延迟，意谓较好的dll解析度需要较小的单位粗延迟。然而，较小的单位粗延迟将花费较长的时间才能完成dll的锁定程序。因此，在单位粗延迟固定的情况下，dll的解析度和锁定时间是冲突的。这个问题可以通过根据时脉频率使用不同的单位粗延迟来解决。举例来说，较小的单位粗延迟可以在高频率操作使用，而较大的单位粗延迟可以在低频率操作使用。

为了依据输入时脉频率来自动选择不同的单位粗延迟，频率检测电路是必须的。此外，当检测到输入的时脉频率时，不同制程角(processcorner)的变异应该反应在单位粗延迟上。否则，由于最快制程角(fastestprocesscorner)的单位粗延迟可以仅是最慢制程角(slowestprocesscorner)的单位粗延迟的一半，因此在相同频率下dll的锁定时间和解析度仍会因制程变异而所不同。

技术实现要素：

本发明提供一种延迟锁相回路电路及其单位粗延迟选择方法，以获得稳定与一致的粗延迟，减少因pvt(process,voltage,temperature)变异导致的解析度劣化。

本发明的实施例提供一种延迟锁相回路电路，包括频率检测器与单位粗延迟选择器。频率检测器接收重置信号与时脉信号，其中频率检测器配置为基于重置信号的时序位移与重置信号的依序延迟来执行取样操作，以检测时脉信号的时脉频率并产生多个决定信号。单位粗延迟选择器耦接至频率检测器，其中单位粗延迟选择器配置为选择多个决定信号中具有最早转态时间的一者作为经选粗延迟信号，以控制延迟锁相回路电路的时序。

本发明的实施例提供一种单位粗延迟的选择方法，适用于包含频率检测器与单位粗延迟选择器的延迟锁相回路电路，单位粗延迟的选择方法包括：通过频率检测器接收重置信号与时脉信号。通过频率检测器基于重置信号的时序位移与重置信号的依序延迟来执行取样操作，以检测时脉信号的时脉频率并产生多个决定信号。通过单位粗延迟选择器选择多个决定信号中具有最早转态时间的一者作为经选粗延迟信号，以控制延迟锁相回路电路的时序。

基于上述，在本发明一些实施例中，所述延迟锁相回路电路及其单位粗延迟的选择方法可以获得稳定与一致的粗延迟。频率检测器可以依据重置信号的时序位移与依序延迟来执行取样操作，以检测时脉信号的频率并产生多个决定信号。单位粗延迟选择器可以从多个决定信号中选择具有最早转态时间的一个作为经选粗延迟信号。因此，所述延迟锁相回路电路可以在不同的pvt(process,voltage,temperature)变异下获得稳定与一致的粗延迟，减少因pvt变异导致的解析度劣化问题。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依据本发明一实施例所示出的延迟锁相回路电路的示意图；

图2是依据本发明一实施例所示出的频率检测器的示意图；

图3是依据本发明一实施例所示出的单位粗延迟选择器的示意图；

图4是依据本发明一实施例所示出的时序位移暂存器、延迟线与取样电路的示意图；

图5是依据本发明一实施例所示出的快速制程角示例的操作时序图；

图6是依据本发明另一实施例所示出的慢速制程角示例的操作时序图；

图7是依据本发明一实施例所示出的单位粗延迟选择方法的流程图。

附图标记说明

100：延迟锁相回路电路

110：频率检测器

120：单位粗延迟选择器

210：时序位移暂存器

220：延迟线

230：取样电路

310_1、310-_2、……310_n-1、301_n：逻辑门

420_1、420_2、……、420_n：粗延迟电路

430_1、430_2、……、423_n：闩锁电路

clk：时脉信号

dll_reset：重置信号

det1、det2、……、detn-1、detn：决定信号

selcd：经选粗延迟信号

dll_reset_shift：经位移重置信号

cd1、cd2、……、cdn：粗延迟信号

cdsel1、cdsel2、……、cdseln-1、cdseln：粗延迟选择信号

vdd：电源电压

t1、t2：时间点

a1、b1、b2、b3、b4、c1、c2、c3、c4、d1、e1、f1、g1：上升边缘

s710～s730：步骤

具体实施方式

在本案说明书全文(包括权利要求)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。

图1是依据本发明一实施例所示出的延迟锁相回路电路的示意图。延迟锁相回路电路100包括频率检测器110与单位粗延迟选择器120，但本发明不限于此。在一些实施例中，延迟锁相回路电路100可以包括其他电路，举例来说，如输入接收器(inputreceiver)、相位检测器(phasedetector)、复制电路(replicacircuit)与输出驱动器(outputdriver)。

频率检测器110接收时脉信号clk和重置信号dll_reset。在一实施例中，源自外部电路(未示出)的时脉信号clk可以扮演计时器(timer)功能，尤其在同步数字电路中。每当延迟锁相回路电路100需要匹配时脉信号clk与参考时脉信号clkref(未示出)来锁定时脉信号clk的相位时，来自外部电路的dll重置信号dll_reset将被产生以重置延迟锁相回路电路100。接着，频率检测器100基于重置信号dll_reset的时序位移与重置信号dll_reset的依序延迟来进行取样操作，以检测时脉信号clk的时脉频率并产生多个决定信号det1-detn。

参照图5，图5是依据本发明一实施例所示出的快速制程角示例的操作时序图。频率检测器110可以基于时脉信号clk位移重置信号dll_reset(如经位移重置信号dll_reset_shift)、依序延迟重置信号dll_reset(如粗延迟信号cd1-cd8)以及基于上述进行取样操作，以检测时脉信号clk的时脉频率并产生决定信号det1-det8。取样操作将于稍后详细解释。进一步说，有转态的决定信号det4-det7和无转态的决定信号det1-det3,det8可以提供单位粗延迟选择器120决定需要多少数量的单位粗延迟(unitcoarsedelay)来保持一致的粗延迟，以稳定地锁定时脉信号clk。因此，频率检测器110可以基于上述检测时脉信号clk的时脉频率。并且，单位粗延迟被定义为在依序延迟重置信号dll_reset(如粗延迟信号cd1-cd8)的步骤中依序延迟的单位时间。举例来说，单位粗延迟可以是粗延迟信号cd1和粗延迟信号cd2的时间差，例如在快速制程角(fasterprocesscorner)中单位粗延迟可以是1ns，本发明并不限制单位粗延迟的时间长度。

单位粗延迟选择器120耦接至频率检测器110，用以从频率检测器110接收多个决定信号det1-detn。单位粗延迟选择器120选择多个决定信号det1-detn中具有最早转态时间的一个作为经选粗延迟信号selcd，以控制延迟锁相回路100的时序。

参考图5，单位粗延迟选择器120从决定信号det1-det8中选择出经选粗延迟信号selcd。举例来说，首先单位粗延迟选择器120根据决定信号det1-det8决定粗延迟选择信号cdsel1-cdsel8。在一实施例中，具有最早转态时间的决定信号det4即为决定目标，且其相对应的粗延迟选择信号cdsel4跟随决定信号det4的逻辑状态。也就是说，单位粗延迟选择器120选择粗延迟选择信号cdsel4作为经选粗延迟信号selcd，这代表时脉信号clk需要4个单位粗延迟来进行相位锁定。相关细节稍后将进一步解释。

必须注意的是，在一些实施例中，经选粗延迟信号selcd可以表示粗延迟操作中用以锁定时脉信号clk的相位所需要的单位粗延迟数量。其中，所述粗延迟操作表示延迟锁相回路电路100通过一定数量的单位粗延迟以锁定时脉信号clk的相位

图2是依据本发明一实施例所示出的频率检测器的示意图。在一实施例中，频率检测器110包括时序位移暂存器210、延迟线220与取样电路230。

时序位移暂存器210接收重置信号dll_reset与时脉信号clk来执行重置信号dll_reset的时序位移，以基于时脉信号clk对重置信号dll_reset的时序进行位移来产生经位移重置信号dll_reset_shift。在一实施例中，时序位移暂存器210可以是串联的正反器，用以通过延迟重置信号dll_reset来位移重置信号dll_reset的时序，以产生经位移重置信号dll_reset_shift。本发明不限制时序位移暂存器210的类型。

延迟线220耦接至时序位移暂存器210。并接收重置信号dll_reset来执行重置信号dll_reset的依序延迟，以对重置信号dll_reset依序进行延迟来产生多个粗延迟信号cd1-cdn。在一实施例中，延迟线220可以是串联的延迟单元(delaycell)，用以依序延迟重置信号dll_reset以产生粗延迟信号cd1-cdn。

取样电路230耦接至延迟线220与时序位移暂存器210，接收经位移重置信号dll_reset_shift与多个粗延迟信号cd1-cdn来执行取样操作，以基于多个粗延迟信号cd1-cdn的相同信号边缘来取样经位移重置信号dll_reset_shift以产生所述多个决定信号det1-detn。所述取样操作举例来说，可以如图5来解释，其中取样电路230可以通过粗延迟信号cd1-cd8的上升边缘取样经位移重置信号dll_reset_shift，以产生有转态的决定信号det4-det7和无转态的决定信号det1-det3、det8。本发明并不限制取样操作的方式。

图3是依据本发明一实施例所示出的单位粗延迟选择器的示意图。单位粗延迟选择器120包括多个逻辑门310_1-310_n。其中多个逻辑门310_1-310_n中的每一个接收多个决定信号det1-detn中两个相邻的决定信号，以产生多个粗延迟选择信号cdsel1-cdseln中相对应的一个粗延迟选择信号。接着，单位粗延迟选择器120根据多个粗延迟选择信号cdsel1-cdseln选择多个决定信号det1-detn中具有最早转态时间的一个作为经选粗延迟信号selcd。

同时参照图3与图5，在一实施例中，逻辑门310_1-310_n可以是与门(andgate)。举例来说，逻辑门310_1接收决定信号det1的反相信号，以及决定信号det2，以产生粗延迟选择信号cdsel1。逻辑门310_2接收决定信号det2的反相信号，以及决定信号det3，以产生粗延迟选择信号cdsel2。逻辑门310_n-1接收决定信号detn-1的反相信号，以及决定信号detn，以产生粗延迟选择信号cdseln-1。且逻辑门310_n接收决定信号detn的反相信号，以及电源电压vdd，以产生粗延迟选择信号cdseln。在图5中，由于逻辑门310_4接收无转态的决定信号det3以及在决定信号det1-det8中具最早转态时间的决定信号det4，粗延迟选择信号cdsel4被选作经选粗延迟信号selcd。因此，这代表在此实施例中锁定时脉信号clk的相位需要4个单位粗延迟来维持一致的粗延迟。

图4是依据本发明一实施例所示出的时序位移暂存器、延迟线与取样电路的示意图。其中关于时序位移暂存器210已在图2中说明，不再赘述。

延迟线220包括依序串联的多个粗延迟电路420_1-420_n，用以产生所述多个粗延迟信号cd1-cdn。举例来说，粗延迟电路420_1接收和延迟重置信号dll_reset，以产生粗延迟信号cd1。粗延迟电路420_2接收和延迟粗延迟信号cd1，以产生粗延迟信号cd2。粗延迟电路420_n接收和延迟粗延迟信号cdn-1，以产生粗延迟信号cdn。在一实施例中，粗延迟电路420_1-420_n的每一个可以由一或多个反相器实现。本发明并未限制延迟电路的类型。注意粗延迟电路420_1-420_n可以依序串联，如图4所示。

取样电路230包括多个闩锁电路430_1-430_n，且多个闩锁电路430_1-430_n中的每一个根据多个粗延迟信号cd1-cdn中一相对应粗延迟信号的上升边缘(risingedge)是否落于经位移重置信号dll_reset_shift的脉冲期间内，而分别产生多个决定信号det1-detn中一相对应决定信号。

根据本发明的一实施例，闩锁电路430_1-430_n从粗延迟电路420_1-420_n和时序位移暂存器210接收粗延迟信号cd1-cdn和于经位移重置信号dll_reset_shift。在一实施例中，闩锁电路430_1-430_n可以是多个正反器。本发明并未限制闩锁电路430_1-430_n的种类。闩锁电路430_1-430_n基于粗延迟信号cd1-cdn的上升边缘来闩锁所述经位移重置信号dll_reset_shift，以产生决定信号det1-detn。举例来说，参照图5，闩锁电路430_1-430_n接收粗延迟信号cd1与经位移重置信号dll_reset_shift，并决定是否粗延迟信号cd1的上升边缘落于经位移重置信号dll_reset_shift的脉冲期间内。显然地，在此实施例中，粗延迟信号cd1的上升边缘并未落于经位移重置信号dll_reset_shift的脉冲期间内。因此，闩锁电路430_1产生出无转态的决定信号det1。基于相同理由，决定信号det2-3与det8也无转态。另一方面，延迟信号cd4-cd7的上升边缘确实落于经位移重置信号dll_reset_shift的脉冲期间内，导致决定信号det4-det7具备由低逻辑电平至高逻辑电平的转态

值得一提的是，单位粗延迟会受pvt变异影响，且本发明为了锁定时脉信号clk的相位，依据pvt变异使用不同数量的单位粗延迟以提供一致的粗延迟。此外，在一些实施例中，源自外部电路(未示出)的时脉信号clk和重置信号dll_rese可以不受延迟所相回路电路100中的pvt变异影响。而经位移重置信号dll_reset_shift基于时脉信号clk被时序位移暂存器210位移而轻微被pvt变异影响。

参照图5，制程变异导致快速制程角(fastprocesscorner)，缩短快速制程角中的单位粗延迟而成为较小的单位粗延迟(例如在快速制程角中为1ns)。因此，延迟锁相回路电路100显然地需要更多的单位粗延迟以维持一致的粗延迟(例如在快速制程角中为4ns)。通过时序位移暂存器210，重置信号dll_reset通过位移时脉信号clk的一个周期而成为经位移重置信号dll_reset_shift，其中经位移重置信号dll_reset_shift的上升边缘a1发生在时间点t1，且其下降边缘发生在时间点t2。并且，粗延迟电路420_1-420_8依序延迟重置信号dll_reset以产生粗延迟信号cd1-cd8。接着，闩锁电路430_1-430_8决定所述粗延迟信号cd1-cd8的上升边缘是否落于经位移重置信号dll_reset_shift的脉冲期间内，以便产生决定信号det1-det8。在此实施例中，粗延迟信号cd4-cd7的上升边缘b1-b4落于经位移重置信号dll_reset_shift的脉冲期间内，因此可以被闩锁电路430_4-430_7闩锁，以产生具上升边缘c1-c4的决定信号det4-det7。最终，单位粗延迟选择器120的逻辑门310_1-310_8接收决定信号det1-det8以产生粗延迟选择信号cdsel1-cdsel8。因为逻辑门310_4接收无转态的决定信号det3以及在决定信号det1-det8中具有最早转态时间的决定信号det4，因而粗延迟选择信号cdsel4具有上升边缘d1落于时间点t1的转态。因此，在此实施例中，这导致在快速制程角中需要4个单位粗延迟以维持一致的粗延迟(例如4ns)，用以锁定时脉信号clk的相位。

图6是另一导致慢速制程角的制程变异，以致在慢速制程角的单位粗延迟变长而成为较大的单位粗延迟(例如在慢速制程角中为4ns)。因此，延迟锁相回路电路100显然地仅需要较少的单位粗延迟以维持一致的粗延迟(例如4ns)。然而，图6相似于图5，因此部分内容无需赘述。相较于图5，图6仅包括由粗延迟电路420_1-420_3在慢速制程角中因较大的单位粗延迟所产生的三个粗延迟信号cd1-cd3，其中仅粗延迟信号cd2的上升边缘e1落于时间点t1和时间点t2之间。接着，闩锁电路430_1-430_3决定是否粗延迟信号cd1-cd3的上升边缘落于经位移重置信号dll_reset_shift的脉冲期间内，以产生决定信号det1-det3。在此实施例中，粗延迟信号cd2可以被闩锁，而具上升边缘f1的决定信号det2将被产生。最终，单位粗延迟选择器120的逻辑门310_1-310_3接收决定信号det1-det3以产生粗延迟选择信号cdsel1-cdsel3。因为逻辑门310_2接收无转态的决定信号det1以及在决定信号det1-det3中具有最早转态时间的决定信号det2，粗延迟选择信号cdsel2有上升边缘g1的转态。因此，在此实施例中，这导致在慢速制程角仅需1个单位粗延迟来维持一致的粗延迟(例如4ns)，用以锁定时脉信号clk的相位。

因此，本发明通过动态选择单位粗延迟的数量以提供一致的粗延迟时间。可以有效减少解析度劣化以及因pvt变异导致不同制程角的锁定时间变异。

图7是依据本发明一实施例所示出的单位粗延迟选择方法的流程图。单位粗延迟选择方法可以被包括图1实施例的频率检测器110和单位粗延迟选择器120的延迟锁相回路电路100所执行。所以，可以参考本实施例上述延迟锁相回路电路100来说明所述选择方法。

在步骤s710，频率检测器110接收重置信号dll_reset与时脉信号clk。接着，在步骤s720，频率检测器110基于重置信号dll_reset的时序位移与重置信号dll_reset的依序延迟来执行取样操作，以检测时脉信号clk的时脉频率并产生多个决定信号det1-detn。在步骤s730，单位粗延迟选择器120选择多个决定信号det1-detn中具有最早转态时间的一个作为经选粗延迟信号selcd，以控制延迟锁相回路电路100的时序。

必须注意的是，在一些具有较长周期的实施例中，本发明更减少dll锁定时间。当时脉信号clk的周期较长时，因为动态选择单位粗延迟的数量产生一致的粗延迟，使得锁定时间仍然保持相似，因此可以改善具有较长周期的实施例的锁定时间。

基于上述，通过结合频率检测器110与单位粗延迟选择器120，延迟锁相回路电路100检测时脉信号的频率，并为了维持一致的粗延迟以锁定时脉信号clk的相位，选择所需要单位粗延迟的数量。通过采用单位粗延迟选择方法，可实现一致的粗延迟以在不同的制程脚下稳定dll的解析度和锁定时间，并改善较长周期的dll的锁定时间。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。