一种支持端口切换的开关电路及芯片的制作方法

本发明属于模拟电路控制的技术领域，尤其涉及一种支持端口切换的开关电路及芯片。

背景技术：

现有技术的模拟开关电路中，传输的模拟信号的抗干扰能力较差，诸如晶体管的基极电流容易对模拟信号产生较大的干扰作用，所以在模拟信号的开关应用场合，相匹配的输入功能端口不一定正常地输入有效信号，电路输出的结果会出现偏差，导致模拟开关电路的可靠性不高。

技术实现要素：

为了解决上述技术问题，本发明公开支持端口切换的开关电路，以匹配相关电路完成功能模式切换，具体技术方案如下：

所述开关电路包括切换控制端、第一开关切换端、第二开关切换端、第三开关切换端和第四开关切换端；该开关切换电路包括第一开关单元、第二开关单元和第三开关单元，第一开关单元的信号输入端与第一开关切换端连接，第一开关单元的信号输出端与第三开关切换端连接；第一开关单元的信号输出端与第二开关单元的信号输入端连接，第二开关单元的信号输出端与第四开关切换端连接；第三开关单元的信号输入端与第二开关切换端连接，第三开关单元的信号输出端与第四开关切换端连接；其中，第一开关单元的控制端、第二开关单元的控制端和第三开关单元的控制端都与切换控制端连接。与现有技术相比，本技术方案利用单个切换控制端控制三个开关单元以实现切换控制四个开关切换端中的相关联的两个开关切换端之间的通断，进而匹配相关电路完成功能模式切换，整体结构相对于现有技术公开的模拟开关的抗干扰能力更强，保证所述开关电路的四个开关切换端在模拟信号的开关应用场合能够输入有效信号。

进一步地，所述第一开关单元包括第一反相器和第一传输门；第一传输门的输入端与第一开关切换端连接，第一传输门的输入端是所述第一开关单元的信号输入端；切换控制端与第一反相器的输入端连接，第一反相器的输出端与第一传输门的正相控制端连接，切换控制端与第一传输门的反相控制端连接，第一反相器的输入端和第一传输门的反相控制端的连接节点是所述第一开关单元的控制端；第一传输门的输出端与第三开关切换端连接，第一传输门的输出端是所述第一开关单元的信号输出端。该技术方案公开的第一开关单元利用第一反相器和第一传输门组合成一个用电控制开关，受第一反相器的输入端输入的控制信号的作用，第一传输门低干扰地完成第一开关切换端与第三开关切换端之间的电平传输，传输速度快，且第一传输门输出的电平信号稳定。

进一步地，所述第三开关单元包括第三反相器和第三传输门；第三传输门的输入端与第二开关切换端连接，第三传输门的输入端是所述第三开关单元的信号输入端；切换控制端与第三反相器的输入端连接，第三反相器的输出端与第三传输门的正相控制端连接，切换控制端与第三传输门的反相控制端连接，第三反相器的输入端和第三传输门的反相控制端的连接节点是所述第三开关单元的控制端；第三传输门的输出端与第四开关切换端连接，第三传输门的输出端是所述第三开关单元的信号输出端。该技术方案公开的第三开关单元利用第三反相器和第三传输门组合成一个用电控制开关，受第三反相器的输入端输入的控制信号的作用，第三传输门低干扰地完成第二开关切换端（信号输入端）与第四开关切换端（信号输出端）之间的电平传输，传输速度快，且第三传输门输出的电平信号稳定。

进一步地，所述第二开关单元包括第二反相器和第二传输门；第二传输门的输入端与第三开关切换端连接，第二传输门的输入端是所述第二开关单元的信号输入端；切换控制端与第二反相器的输入端连接，第二反相器的输出端与第二传输门的反相控制端连接，切换控制端与第二传输门的正相控制端连接，第二反相器的输入端和第二传输门的正相控制端的连接节点是所述第二开关单元的控制端；第二传输门的输出端与第四开关切换端连接，第二传输门的输出端是所述第二开关单元的信号输出端。该技术方案公开的第二开关单元利用第二反相器和第二传输门组合成一个用电控制开关，受第二反相器的输入端输入的控制信号的作用，第三开关切换端（信号输入端）与第四开关切换端（信号输出端）之间的电平传输，传输速度快，且第二传输门输出的电平信号稳定。

进一步地，所述开关电路在所述切换控制端输入第一控制信号时的导通路径包括：所述第一开关单元的导通路径表现为：第一传输门连通第一开关切换端和第三开关切换端；所述第二开关单元的导通路径表现为：第二传输门阻断第三开关切换端和第四开关切换端之间的通路；所述第三开关单元的导通路径表现为：第三传输门连通第二开关切换端和第四开关切换端；所述开关电路在所述切换控制端输入第二控制信号时的导通路径包括：所述第一开关单元的导通路径表现为：第一传输门阻断第一开关切换端和第三开关切换端之间的通路；所述第二开关单元的导通路径表现为：第二传输门连通第三开关切换端和第四开关切换端；所述第三开关单元的导通路径表现为：第三传输门阻断第二开关切换端和第四开关切换端之间的通路；其中，第一控制信号是低电平信号，第二控制信号是高电平信号。与现有技术相比，本技术方案公开的电路结构形成一种以切换控制端的输入控制信号为主导的多端口切换控制逻辑结构。

一种芯片，该芯片包括所述支持端口切换的开关电路。有利于提高芯片执行功能模式切换的可靠性。

附图说明

图1是本发明公开的一种支持端口切换的开关电路的模块框架示意图。

图2是本发明公开的一种支持端口切换的开关电路的结构示意图。

图3是本发明公开的一种用于小数分频的四模分频器的模块框图。

图4是本发明公开的除n除（n+1）和除m除（m+1）四模预分频电路和开关电路的电路示意图。

图5是可编程程序计数器的位数和吞脉冲计数器的计数位数都是5bit时，除n除（n+1）和除m除（m+1）四模预分频电路与开关电路连接形成除2除3双模分频模式的电路等效示意图。

图6是可编程程序计数器的位数和吞脉冲计数器的计数位数都是5bit时，除n除（n+1）和除m除（m+1）四模预分频电路与开关电路连接形成除8除9双模分频模式的电路等效示意图。

图7是本发明公开的一种包括前述四模分频器的小数锁相环的模块框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细描述。

本发明实施例一公开一种支持端口切换的开关电路，如图1所示，所述支持端口切换的开关电路包括切换控制端ctrl、第一开关切换端11、第二开关切换端12、第三开关切换端13和第四开关切换端14，其中，第一开关切换端11和第二开关切换端12分别连接到图1所示的开关电路的左侧的电路模块，第三开关切换端13和第四开关切换端14分别连接到图1所示的开关电路的右侧的电路模块，从而根据切换控制端ctrl输入的控制信号建立起图1所示的开关电路的右侧的电路模块和图1所示的开关电路的左侧的电路模块的连通关系；所述开关切换电路包括第一开关单元、第二开关单元和第三开关单元，第一开关单元的信号输入端与第一开关切换端11连接，第一开关单元的信号输出端与第三开关切换端13连接，第一开关单元用于连通或切断第一开关切换端11和第三开关切换端13的导通路径；第三开关单元的信号输入端与第二开关切换端12连接，第三开关单元的信号输出端与第四开关切换端14连接，用于连通或切断第二开关切换端12和第四开关切换端14的导通路径；第一开关单元的信号输出端与第二开关单元的信号输入端连接，第二开关单元的信号输出端与第四开关切换端14连接，第二开关单元用于连通或切断第三开关切换端13和第四开关切换端14的导通路径。其中，第一开关单元的控制端、第二开关单元的控制端和第三开关单元的控制端都与切换控制端ctrl连接。与现有技术相比，本技术方案利用单个切换控制端控制三个开关单元以实现切换控制四个开关切换端中的相关联的两个开关切换端之间的通断，进而匹配相关电路完成功能模式切换，整体结构相对对称，相对于现有技术公开的模拟开关的抗干扰能力更强，保证所述开关电路的四个开关切换端在模拟信号的开关应用场合能够输入有效信号。作为一种实施方式，当所述开关电路运用到除n除（n+1）和除m除（m+1）四模分频器执行信号分频处理时，通过单个切换控制端ctrl来控制第一开关单元和第三开关单元的导通来控制除n除（n+1）和除m除（m+1）四模分频器以进入除n除（n+1）双模分频模式；通过单个切换控制端ctrl来控制第二开关单元的导通以进入除m除（m+1）双模分频模式；从而扩展分频比范围，克服传统双模分频器分频范围受限的问题。其中，n>m，且都是正整数。

作为实施例二，如图2所示，所述第一开关单元包括第一反相器inv1和第一传输门t1；第一传输门t1的输入端与第一开关切换端11连接，第一传输门t1的输入端是所述第一开关单元的信号输入端；切换控制端ctrl与第一反相器inv1的输入端连接，第一反相器inv1的输出端与第一传输门t1的正相控制端连接，切换控制端ctrl与第一传输门t1的反相控制端连接，第一反相器inv1的输入端和第一传输门t1的反相控制端的连接节点是所述第一开关单元的控制端，第一传输门t1的输出端与第三开关切换端13连接，第一传输门t1的输出端是所述第一开关单元的信号输出端。其中，第一反相器inv1作为缓冲器，切换控制端ctrl输入的控制信号通过第一反相器inv1产生驱动能力较强的控制信号，也能提高第一开关单元的输出信号的抗干扰能力。本实施例公开的第一开关单元利用第一反相器inv1和第一传输门t1组合成一个用电控制开关，受第一反相器inv1的输入端输入的控制信号的作用，第一传输门t1低干扰地完成第一开关切换端11与第三开关切换端13之间的电平传输，传输速度快，且保证第一传输门t1输出的电平信号稳定。

具体地，当切换控制端ctrl输入高电平信号时，第一传输门t1的反相控制端接高电平，第一传输门t1的正相控制端接收第一反相器inv1输出的低电平信号，第一传输门t1不能将左端连接的第一开关切换端11输入信号传输到右端连接的第三开关切换端13，即第一传输门t1没有导通第三开关切换端13和第一开关切换端11；当切换控制端输入低电平信号时，第一传输门t1的正相控制端输入高电平，第一传输门t1的反相控制端输入低电平，第一传输门t1将左端连接的第一开关切换端11输入信号传输到右端连接的第三开关切换端13，第一传输门t1导通第三开关切换端13和第一开关切换端11之间的通路。

需要说明的是，在数字逻辑电路设计中，传输门左端为输入，右端为输出，上端是反相控制端、下端为正相控制端，当反相控制端输入0，正相控制端输入1时传输门开通，此时右端输出out=左端输入in。而且，本实施例公开的传输门（包括第一传输门、第二传输门和第三传输门）都是由一个p沟道和一个n沟道增强型mosfet并联而成，结构简单，响应速度快。

作为实施例三，所述第三开关单元包括第三反相器inv3和第三传输门t3；第三传输门t3的输入端与第二开关切换端12连接，第三传输门t3的输入端是所述第三开关单元的信号输入端；切换控制端ctrl与第三反相器inv3的输入端连接，第三反相器inv3的输出端与第三传输门t3的正相控制端连接，切换控制端ctrl与第三传输门t3的反相控制端连接，第三反相器inv3的输入端和第三传输门t3的反相控制端的连接节点是所述第三开关单元的控制端；第三传输门t3的输出端与第四开关切换端14连接，第三传输门t3的输出端是所述第三开关单元的信号输出端。其中，第三反相器inv3作为缓冲器，切换控制端ctrl输入的控制信号通过第三反相器inv1产生驱动能力较强的控制信号，也能提高第三开关单元的容噪能力。本实施例公开的第三开关单元利用第三反相器inv3和第三传输门t3组合成一个用电控制开关，受第三反相器inv3的输入端输入的控制信号的作用，第三传输门t3低干扰地完成第二开关切换端（信号输入端）与第四开关切换端（信号输出端）之间的电平传输，传输速度快，且第三传输门t3输出的电平信号稳定。

具体地，当切换控制端输入高电平信号时，第三传输门t3的正相控制端输入低电平，第三传输门t3的反相控制端输入高电平，第三传输门t3没有在第二开关切换端12和第四开关切换端14之间形成通路，等效于第二开关切换端12和第四开关切换端14没有连接在一起，同时，第一传输门t1也不能将左端连接的第一开关切换端11输入信号传输到右端连接的第三开关切换端13；当切换控制端输入低电平信号时，第三传输门t3的正相控制端输入高电平，第三传输门t3的反相控制端输入低电平，第三传输门t3将第二开关切换端12和第四开关切换端14之间的通路导通，等效于第二开关切换端12和第四开关切换端14连接在一起，同时，第一传输门t1导通第三开关切换端13和第一开关切换端11之间的通路。

作为实施例四，在前述实施例二和/或实施例三的基础上，如图2所示，所述第二开关单元包括第二反相器inv2和第二传输门t2；第二传输门t2的输入端与第三开关切换端13连接，第二传输门t2的输入端是所述第二开关单元的信号输入端；切换控制端ctrl与第二反相器inv2的输入端连接，第二反相器inv2的输出端与第二传输门t2的反相控制端连接，切换控制端ctrl与第二传输门t2的正相控制端连接，第二反相器inv2的输入端和第二传输门t2的正相控制端的连接节点是所述第二开关单元的控制端；第二传输门t2的输出端与第四开关切换端14连接，第二传输门t2的输出端是所述第二开关单元的信号输出端。其中，第二反相器inv2作为缓冲器，切换控制端ctrl输入的控制信号通过第二反相器inv2产生驱动能力较强的控制信号，也能提高第二开关单元的输出信号的抗干扰能力。本实施例公开的第二开关单元利用第二反相器inv2和第二传输门t2组合成一个用电控制开关，受第二反相器inv2的输入端输入的控制信号的作用，第二传输门t2低干扰地完成第三开关切换端（信号输入端）与第四开关切换端（信号输出端）之间的电平传输，传输速度快，且第二传输门t2输出的电平信号稳定。

具体地，当切换控制端ctrl输入高电平信号时，第二传输门t2的正相控制端输入高电平，第二传输门t2的反相控制端输入低电平，导致第二传输门t2将第三开关切换端13输入的信号传输至第四开关切换端14，等效于第三开关切换端13和第四开关切换端14连接在一起，同时，第二开关切换端12和第四开关切换端14没有连接在一起，第一传输门t1也不能将左端连接的第一开关切换端11输入信号传输到右端连接的第三开关切换端13；当切换控制端ctrl输入低电平信号时，第二传输门t2的正相控制端接低电平，第二传输门t2的反相控制端接高电平，第二传输门t2不导通，第二传输门t2阻断第三开关切换端13和第四开关切换端14，同时，第三传输门t3导通第二开关切换端12和第四开关切换端14之间的通路，第一传输门t1将左端连接的第一开关切换端11输入信号传输到右端连接的第三开关切换端13。

基于实施例四，所述开关电路在所述切换控制端输入第一控制信号时的导通路径包括：所述第一开关单元的导通路径表现为：第一传输门t1连通第一开关切换端11和第三开关切换端13；所述第二开关单元的导通路径表现为：第二传输门t2阻断第三开关切换端13和第四开关切换端14之间的通路；所述第三开关单元的导通路径表现为：第三传输门t3连通第二开关切换端12和第四开关切换端14。其中，第一控制信号是低电平信号。所述开关电路在所述切换控制端输入第二控制信号时的导通路径包括：所述第一开关单元的导通路径表现为：第一传输门t1阻断第一开关切换端11和第三开关切换端13之间的通路；所述第二开关单元的导通路径表现为：第二传输门t2连通第三开关切换端13和第四开关切换端14；所述第三开关单元的导通路径表现为：第三传输门t3阻断第二开关切换端12和第四开关切换端14之间的通路；其中，第二控制信号是高电平信号。与现有技术相比，本实施例公开的电路结构形成一种以切换控制端的输入控制信号为主导的多端口切换控制逻辑结构。

在一些除n除（n+1）和除m除（m+1）四模分频器的实施例中，当切换控制端输入第一控制信号时，第一传输门t1连通第一开关切换端11和第三开关切换端13，第二传输门t2阻断第一开关切换端11和第四开关切换端14之间的通路，第三传输门t3连通第二开关切换端12和第四开关切换端14，使得除n除（n+1）和除m除（m+1）四模分频器内部存在依次串联的n/2个d触发器，以等效于除n除（n+1）双模分频器。当所述切换控制端输入第二控制信号时，第一传输门t1阻断第一开关切换端11和第三开关切换端13之间的通路，第二传输门t2连通第三开关切换端13和第四开关切换端14，第三传输门t3阻断第二开关切换端12和第四开关切换端14之间的通路，使得除n除（n+1）和除m除（m+1）四模分频器内部存在依次串联的m/2个d触发器，以等效于除m除（m+1）双模分频器。其中，第一控制信号是低电平信号，第二控制信号是高电平信号。从而实现根据所述切换控制端输入的控制信号的电平变化导通接入所述四模分频器中支持对应双模分频的d触发器，通过这两种双模分频范围的互补，扩展了分频范围。

本发明一实施例公开一种芯片，该芯片包括前述实施例的支持端口切换的开关电路。有利于提高芯片执行功能模式切换的可靠性。

本发明实施例公开一种用于小数分频的四模分频器，该四模分频器包括可编程程序计数器和吞脉冲计数器；该四模分频器还包括除n除（n+1）和除m除（m+1）四模预分频电路和前述实施例中公开的支持端口切换的开关电路；所述开关电路设置的开关切换端与除n除（n+1）和除m除（m+1）四模预分频电路的对应端口连接，四模分频器用于根据开关电路的切换控制端输入的控制信号，控制除n除（n+1）和除m除（m+1）四模预分频电路在满足所述待分频时钟信号的预设分频比的拓展需求的除n除（n+1）分频模式和除m除（m+1）分频模式之间切换，这里的所述待分频时钟信号的预设分频比拓展需求可以是运用产品的实际要求拓展的分频比范围，所述四模分频器还用于判断所述待分频时钟信号的预设分频比所处的分频比范围。与现有的双模分频器相比，通过增加一个开关电路让四模分频器选择工作在另一种双模状态，这样可以在原来默认的双模分频范围的基础上扩展分频比下限，使得在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除m除（m+1）分频模式下获得的第二预设分频比范围相对于除n除（n+1）和除m除（m+1）四模预分频电路在除n除（n+1）分频模式下获得的第一预设分频比范围的下限值拓展，且第一预设分频比范围与第二预设分频比范围是通过设置部分数值范围的重叠，实现整体分频范围的连续，从而通过这两种双模分频范围的互补，扩展了分频比范围。其中，切换控制端输入的控制信号j也是根据输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的大小配置的，使得除n除（n+1）和除m除（m+1）四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围时选择进入除n除（n+1）分频模式，除n除（n+1）和除m除（m+1）四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围之外的第二预设分频比范围时选择进入除m除（m+1）分频模式；其中，n和m都是四模分频器的分频模数，且n>m，m是大于等于2的分频模数，n是大于m且大于等于4的分频模数。本实施例将除n除（n+1）分频模式设置为优先选择的默认高双模分频模式，同时将除m除（m+1）分频模式设置为预设低双模分频模式；当所述预设分频比小于默认高双模分频模式下允许输出的最小分频比时，选择切换到预设低双模分频模式下；当所述预设分频比大于或等于默认高双模分频模式下允许输出的最小分频比，或者超出预设低双模分频模式下允许输出的最大分频比时，选择切换到默认高双模分频模式下。

与现有技术相比，本实施例通过开关电路切换到较小的分频模数，让除n除（n+1）和除m除（m+1）四模预分频电路执行较小分频比的信号分频处理，从而扩展第一预设分频比范围的下限值，但不需要在保持第一预设分频比范围的上限值不变的基础上去增加可编程程序计数器的计数位数和吞脉冲计数器的计数位数，扩展分频比范围，克服传统双模分频器分频范围受限的问题。

需要说明的是，本发明实施例中，可编程程序计数器的计数值p大于n-2，可编程程序计数器的计数值p大于或等于吞脉冲计数器的计数值s，吞脉冲计数器的计数值s小于n；其中，可编程程序计数器的计数值p的最小值是n-1，吞脉冲计数器的计数值s的最小值是0。因此可编程程序计数器的计数位数、吞脉冲计数器的计数位数和所述四模分频器的分频模式，都是针对输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的拓展需求设置的。保证所述用于小数分频的四模分频器实现正常的分频功能，且实现该四模分频器可编程连续分频的功能。可编程程序计数器和吞脉冲计数器是通用的除n除(n+1)双模分频器或除m除(m+1)双模分频器都具备的计数器结构。

在申请日之前所能使用到的小数锁相环需要使用到双模分频器（除n除（n+1）divider）或者多模分频器(mmddivider)的配合使用，以实现分频比的变化，达到小数分频的目的，然而，多模分频器的分频范围较小，且在分频比较大时级数较多，消耗面积较大；双模分频器在面积上具有一定优势，分频范围有了一定扩展，但是仍然会受到限制，如除n除（n+1）双模分频器，由本领域技术人员可知这个除n除（n+1）双模分频器的最小分频比为n（n-1），最大分频比是pmax*n+(n-1)。

在配置可编程程序计数器的计数位数和吞脉冲计数器的计数位数都是4bit时，选择哪种双模分频器一般考虑到所述预设分频比所处的分频范围，比如，分频比范围要求比较大的时候，不去选择除16除17这样分频模数比较大的双模分频器，因为除16除17双模分频器所能实现的最小分频比为n（n-1）=240，最大分频比是pmax*n+(n-1)=255，除16除17双模分频器所能实现的分频范围十分有限；反而选择n=8，即除8除9双模分频器的最小分频比为56，或n=5时，即除5除6双模分频器的最小分频比为20，最大分频比则由可编程程序计数器的计数位数和吞脉冲计数器的计数位数决定，当可编程程序计数器的计数值p、吞脉冲计数器的计数值s以及n设置得越大，所能实现的分频比越大，分频比的最小值越大，从而可以解决最大分频比不够大的问题，但会导致增大双模分频器的复杂度，可编程程序计数器的控制位数和吞脉冲计数器的控制位数增加，同时又导致分频范围的最小值很大。又如一般的除n除(n+1)双模分频器，若将该除n除(n+1)双模分频器的分频比调低至小于其最小分频比，则会产生分频比不连续等问题。在保持最大分频比不变的基础上，如果想要扩大分频比下限（让最小分频比减小），则需要减小n的值，同时需要提升配合双模分频器使用的可编程程序计数器的计数位数，导致增大可编程程序计数器和吞脉冲计数器的复杂度和控制位数。

针对上述存在的问题，本发明实施例提出图3和2所示的用于小数分频的四模分频器，支持宽分频范围，在扩展了分频比下限的同时无需增大可编程程序计数器的计数位数和吞脉冲计数器的计数位数，结构复用性强，适用广泛。

所述开关电路的切换控制端输入的控制信号包括第一控制信号和第二控制信号；结合图3和图6可知，当切换控制端输入第一控制信号j1时，第一控制信号j1在本实施例中优选为低电平，开关电路用于将除n除（n+1）和除m除（m+1）四模预分频电路内部的等效依次串联的n/2个d触发器接入四模分频器中，使得除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除n除（n+1）分频模式，其中，所述开关电路连接于这n/2个d触发器之间，在切换控制端输入第一控制信号j1后，所述开关电路满足导通条件使得这n/2个d触发器的连接关系等效于这n/2个d触发器依次串联连接；除n除（n+1）和除m除（m+1）四模预分频电路，用于在除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除n除（n+1）分频模式时，首先执行n+1分频模式，并触发可编程程序计数器和吞脉冲计数器同时计数，当除n除（n+1）和除m除（m+1）四模预分频电路接收到吞脉冲计数器的计满输出信号，即计数值达到计数模值s时吞脉冲计数器向除n除（n+1）和除m除（m+1）四模预分频电路传输一个控制信号k，除n除（n+1）和除m除（m+1）四模预分频电路的分频模数被配置为n，吞脉冲计数器计满时停止计数，可编程程序计数器继续计数，其中，控制信号k作为除n除（n+1）和除m除（m+1）四模预分频电路的控制信号，决定所述四模分频器对输入的待分频时钟信号fosc进行n分频或者(n+1)分频；当可编程程序计数器的计满输出信号时，即计数值达到计数模值p时，输出复位信号reset给吞脉冲计数器，除n除（n+1）和除m除（m+1）四模预分频电路的分频模数被重新配置为n+1，可编程程序计数器和吞脉冲计数器同步复位并重新开始计数，开始下一个工作周期。在当前的一个工作周期中，输入的待分频时钟信号fosc经过除n除（n+1）和除m除（m+1）四模预分频电路的分频比可以表示为：ndiv=（n+1）s+n（p-s）=np+s，从而，每输入除n除（n+1）和除m除（m+1）四模预分频电路np+s个时钟信号，则由所述可编程程序计数器输出一个处于第一预设分频比范围的分频信号。

结合图3和图5可知，开关电路，用于当切换控制端输入第二控制信号j2时，第二控制信号j2在本实施例中优选为高电平，开关电路用于将除n除（n+1）和除m除（m+1）四模预分频电路内部的m/2个d触发器依次串联接入四模分频器中，使得除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除m除（m+1）分频模式，其中，其他的（n-m）/2个d触发器处于待机状态，减小功耗；除n除（n+1）和除m除（m+1）四模预分频电路，还用于在除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除m除（m+1）分频模式时，首先执行n+1分频模式，并触发可编程程序计数器和吞脉冲计数器同时计数；当除n除（n+1）和除m除（m+1）四模预分频电路接收到吞脉冲计数器的计满输出信号，即计数值达到计数模值s时吞脉冲计数器向除n除（n+1）和除m除（m+1）四模预分频电路传输一个控制信号k，除n除（n+1）和除m除（m+1）四模预分频电路的分频模数被配置为m，吞脉冲计数器计满时停止计数，可编程程序计数器继续计数，其中，控制信号k作为除n除（n+1）和除m除（m+1）四模预分频电路的控制信号，决定所述四模分频器对输入的待分频时钟信号fosc进行m分频或者(m+1)分频；当可编程程序计数器的计满输出信号时，即计数值达到计数模值p时，输出复位信号reset给吞脉冲计数器，除n除（n+1）和除m除（m+1）四模预分频电路的分频模数被重新配置为m+1，可编程程序计数器和吞脉冲计数器同步复位并重新开始计数，开始下一个工作周期。在当前的一个工作周期中，输入的待分频时钟信号fosc经过除n除（n+1）和除m除（m+1）四模预分频电路的分频比可以表示为：mdiv=（m+1）s+m（p-s）=mp+s，从而，每输入除n除（n+1）和除m除（m+1）四模预分频电路mp+s个时钟信号，则由所述可编程程序计数器输出一个处于第二预设分频比范围的分频信号。需要说明的是，可编程程序计数器的计数位数、吞脉冲计数器的计数位数和所述四模分频器的分频模式，都是针对输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的拓展需求设置的，为了保证所述第一预设分频比范围与所述第二预设分频比范围是存在数值重叠范围且重合部分较小，本实施例设置除n除（n+1）分频模式下的实现的最小分频比n(n-1)小于（mp+s）的最大值，且n-m的值尽可能的大，充分扩展了分频比范围。

与现有技术相比，前述实施例将第一预设分频比范围设置为高默认双模的分频范围，将第二预设分频比范围设置为低预设双模的分频范围；根据开关电路的切换控制端输入的控制信号在除n除（n+1）分频模式下的双模分频器结构和除m除（m+1）分频模式下的双模分频器结构之间切换控制，实现两组双模相配合，由双模变为四模，结构复用，控制信号复用，电路部分仅少量增加，进而实现二种双模分频模式覆盖全部分频范围。且考虑到待分频时钟信号的预设分频比的拓展需求范围，适用广泛。

作为一种实施例，如图4所示，所述开关电路包括切换控制端、第一开关切换端11、第二开关切换端12、第三开关切换端13、第四开关切换端14、第一反相器inv1、第二反相器inv2、第三反相器inv3、第一传输门t1、第二传输门t2和第三传输门t3。需要说明的是，在数字逻辑电路设计中，传输门左端为输入，右端为输出，上端是反相控制端、下端为正相控制端，当反相控制端输入0，正相控制端输入1时传输门开通，此时右端输出out=左端输入in。

切换控制端与第二反相器inv2的输入端连接，第二反相器inv2的输出端与第二传输门t2的反相控制端连接，第二传输门t2的输出端与第四开关切换端14连接，第二传输门t2的正相控制端与切换控制端连接，第三开关切换端13与第二传输门t2的输入端连接。当切换控制端输入高电平信号时，第二传输门t2的正相控制端接高电平，第二传输门t2的反相控制端接低电平，第二传输门t2导通，第二传输门t2导通第三开关切换端13和第四开关切换端14，等效于图5所示：切换控制端接入第二控制信号j2时，第三开关切换端13和第四开关切换端14连接在一起；当切换控制端输入低电平信号时，第二传输门t2的正相控制端接低电平，第二传输门t2的反相控制端接高电平，第二传输门t2不导通，第二传输门t2阻断第三开关切换端13和第四开关切换端14，等效于图6所示：切换控制端接入第一控制信号j1时，第三开关切换端13和第四开关切换端14没有连接在一起。

切换控制端与第一反相器inv1的输入端连接，切换控制端与第一传输门t1的反相控制端连接，第一开关切换端11与第一传输门t1的输出端连接，第一传输门t1的输入端与第三开关切换端13连接，切换控制端与第一反相器inv1的输入端连接，第一反相器inv1的输出端与第一传输门t1的正相控制端连接；当切换控制端输入高电平信号时，第一传输门t1的正相控制端接低电平，第一传输门t1的反相控制端接高电平，第一传输门t1不导通，第一传输门t1没有导通第三开关切换端13和第一开关切换端11，等效于图5所示：切换控制端接入第二控制信号j2时，第三开关切换端13和第一开关切换端11没有连接在一起；当切换控制端输入低电平信号时，第一传输门t1的正相控制端接高电平，第一传输门t1的反相控制端接低电平，第一传输门t1导通，第一传输门t1导通第三开关切换端13和第一开关切换端11，等效于图6所示：切换控制端接入第一控制信号j1时，第三开关切换端13和第一开关切换端11连接在一起。

切换控制端与第三反相器inv3的输入端连接，第三反相器inv3的输出端与第三传输门t3的正相控制端连接，切换控制端与第三传输门t3的反相控制端连接，第二开关切换端12与第三传输门t3的输入端连接，第三传输门t3的输出端与第四开关切换端14连接。当切换控制端输入高电平信号时，第三传输门t3的正相控制端接低电平，第三传输门t3的反相控制端接高电平，第三传输门t3不导通，第三传输门t3没有导通第二开关切换端12和第四开关切换端14，等效于图5所示：切换控制端接入第二控制信号j2时，第二开关切换端12和第四开关切换端14没有连接在一起；当切换控制端输入低电平信号时，第三传输门t3的正相控制端接高电平，第三传输门t3的反相控制端接低电平，第三传输门t3导通，第三传输门t3导通第二开关切换端12和第四开关切换端14，等效于图6所示：切换控制端接入第一控制信号j1时，第二开关切换端12和第四开关切换端14连接在一起。本实施例公开的电路结构形成一种以切换控制端的输入控制信号为主导的分频模式开关控制逻辑结构。

作为一种实施例，如图4所示，所述除n除（n+1）和除m除（m+1）四模预分频电路包括n/2+1个d触发器、第一与非门na1和第二与非门na2；存在（n-m）/2个d触发器依次串联连接在第一开关切换端11和第二开关切换端12之间，这（n-m）/2个依次串联的d触发器中的第一级d触发器的数据输入端与第一开关切换端11连接，这（n-m）/2个依次串联的d触发器中的第（n-m）/2级d触发器的正输出端与第二开关切换端12连接，这（n-m）/2个依次串联的d触发器的时钟输入端都接入所述待分频时钟信号fosc；这（n-m）/2个依次串联的d触发器中，一个d触发器的正输出端q与相邻的一个d触发器的数据输入端连接。如图4所示，存在另外的m/2个d触发器依次串联连接在第四开关切换端14和第二与非门na2的第一输入端之间，这m/2个依次串联的d触发器中的第一级d触发器的数据输入端与第四开关切换端14连接，这m/2个依次串联的d触发器中的第m/2级d触发器的正输出端与第二与非门na2的第一输入端连接，这m/2个依次串联的d触发器中的第m/2级d触发器的反输出端与第一与非门na1的第一输入端连接；这m/2个依次串联的d触发器的时钟输入端都接入所述待分频时钟信号fosc；这m/2个依次串联的d触发器中，一个d触发器的正输出端q与相邻的一个d触发器的数据输入端连接。如图4、图5和图6所示，还存在一个d触发器（对应于图5和图6所示的d触发器d5），这个d触发器的数据输入端与第一与非门na1的输出端连接，第一与非门na1的第二输入端接入所述吞脉冲计数器的计满输出信号，即前述实施例的控制信号k，这个d触发器的正输出端与第二与非门na2的第二输入端连接，这个d触发器的时钟输入端接入所述待分频时钟信号fosc；第三开关切换端13与第二与非门na2的输出端连接。与现有技术相比，本实施例通过对改变用于分频的d触发器的数目实现对传统的两个双模分频器结构进行组合复用，将原本分频范围较小的双模分频器的分频范围进行扩展，同时，由于在设计四模分频器时采用结构复用，整体面积相对于传统的n和n+1双模分频器，只有开关电路所占面积提供少量面积增量。

作为一种实施例，当n=8、m=2、可编程程序计数器的计数位数p=5bit、吞脉冲计数器的计数位数s=5bit时，如图5和图6所示，所述除n除（n+1）和除m除（m+1）四模预分频电路是除8除9和除2除3四模预分频电路，用于控制除8除9和除2除3四模预分频电路根据所述待分频时钟信号的预设分频比的拓展需求在除8除9分频模式和除2除3分频模式之间切换，使得在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除2除3分频模式下获得的第二预设分频比范围相对于除8除9和除2除3四模预分频电路在除8除9分频模式下获得的第一预设分频比范围的下限值拓展，且第一预设分频比范围与第二预设分频比范围是通过存在部分数值范围的重叠，实现整体分频范围的连续；其中，切换控制端输入的控制信号也是根据输入除8除9和除2除3四模预分频电路的待分频时钟信号的预设分频比的大小配置的，使得除8除9和除2除3四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围时选择进入除8除9分频模式，除8除9和除2除3四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围之外的第二预设分频比范围时选择进入除2除3分频模式。

如图6所示，所述切换控制端输入第一控制信号j1时，第一开关切换端11和第三开关切换端13之间的开关通路导通，第二开关切换端12和第四开关切换端14的开关通路导通，第三开关切换端13和第四开关切换端14之间的通路阻断，第一开关切换端11和第四开关切换端14之间的开关通路阻断；第一开关切换端11和第二开关切换端12之间的存在d触发器d1、d触发器d2和d触发器d3依次串联连接，第三开关切换端13和第四开关切换端14之间存在一个d触发器d4，由于所述开关电路内部的导通关系，所以，d触发器d4与d触发器d3之间的连接关系等效于依次串联连接，等效依次串联的8/2个d触发器接入四模分频器中，所以，d触发器d1、d触发器d2、d触发器d3和d触发器d4依次串联连接在一起，实现所述四模分频器进入除8除9分频模式，从而输出一个处于第一预设分频比范围的分频信号，即这个第一预设分频比范围的最小分频比是8*（8-1）=56，这个第一预设分频比范围的最大分频比是(2^5-1)*8+（8-1）=255。

如图5所示，所述切换控制端输入第二控制信号j2时，第三开关切换端13和第四开关切换端14的开关通路导通，第一开关切换端11和第三开关切换端13之间的开关通路阻断，第二开关切换端12和第四开关切换端14的开关通路阻断；第一开关切换端11和第二开关切换端12之间的存在d触发器d1、d触发器d2和d触发器d3依次串联连接，由于所述开关电路内部的导通关系，依次串联连接的d触发器d1、d触发器d2和d触发器d3未进入分频模式下工作，处于待机状态，有利于减小功耗；第三开关切换端13和第四开关切换端14之间存在一个d触发器d4，视为等效依次串联的2/2个d触发器接入四模分频器中，使得所述四模分频器进入2/3分频模式，从而输出一个处于第二预设分频比范围的分频信号，即这个第二预设分频比范围的最小分频比是2*（2-1）=2，这个第二预设分频比范围的最大分频比是(2^5-1)*2+（2-1）=63。

因此，在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除2除3分频模式下获得的第二预设分频比范围相对于除8除9和除2除3四模预分频电路在除8除9分频模式下获得的第一预设分频比范围的下限值拓展，其中，第一预设分频比范围的下限值56小于第二预设分频比范围的上限值62，且第一预设分频比范围与第二预设分频比范围是通过存在部分数值范围的重叠，实现整体分频范围的连续，即形成的新的分频比范围为2至255，都相对于第一预设分频比范围与第二预设分频比范围有所拓展。

需要注意的是：当所述切换控制端输入第一控制信号j1时，所述开关电路将除n除（n+1）和除m除（m+1）四模预分频电路内部的等效依次串联的n/2个d触发器接入四模分频器的导通形式为：第一传输门t1连通第一开关切换端11和第三开关切换端13；第二传输门t2阻断第一开关切换端11和第四开关切换端14之间的通路；第三传输门t3连通第二开关切换端12和第四开关切换端14；当所述切换控制端输入第二控制信号j2时，所述开关电路将除n除（n+1）和除m除（m+1）四模预分频电路内部的依次串联的m/2个d触发器接入四模分频器的导通形式为：第一传输门t1阻断第一开关切换端11和第三开关切换端13之间的通路；第二传输门t2连通第三开关切换端13和第四开关切换端14；第三传输门t3阻断第二开关切换端12和第四开关切换端14之间的通路；其中，第一控制信号是低电平信号，第二控制信号是高电平信号。从而实现根据所述切换控制端输入的控制信号的电平变化导通接入所述四模分频器中支持对应双模分频的d触发器，通过这两种双模分频范围的互补，扩展了分频范围。

在前述实施例中，输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比大于或等于n与（n-1）的乘积时，配置所述切换控制端输入所述第一控制信号，即输入低电平，其中，可编程程序计数器的计数值p大于n-2；输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比小于n与（n-1）的乘积时，配置所述切换控制端输入所述第二控制信号，即输入高电平，其中，可编程程序计数器的计数值p可以大于n-2。从而针对输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比大小情况，配置所述切换控制端的输入控制信号，进而实现：预设分频比大于或等于n与（n-1）的乘积时，除n除（n+1）和除m除（m+1）四模预分频电路负责分频比较大的分频功能；预设分频比小于n与（n-1）的乘积时，除n除（n+1）和除m除（m+1）四模预分频电路负责分频比较小的分频功能。

经过试验，获得的第一预设分频比范围与第二预设分频比范围的重合部分较少的不同四模分频器包括：

包括计数位数为4bits的可编程程序计数器、计数位数为4bits的吞脉冲计数器、除6除7和除2除3四模预分频电路和开关电路的四模分频器，实现的分频比范围为2至95，在该除6除7和除2除3四模预分频电路中，除6除7分频模式下产生的第一预设分频范围为30至95，除2除3分频模式下产生的第一预设分频范围为2至31。

包括计数位数为4bits的可编程程序计数器、计数位数为4bits的吞脉冲计数器、除8除9和除4除5四模预分频电路和开关电路的四模分频器，实现的分频比范围为12至127，在该除8除9和除4除5四模预分频电路中，除8除9分频模式下产生的第一预设分频范围为56至127，除4除5分频模式下产生的第二预设分频范围为12至63。

包括计数位数为5bits的可编程程序计数器、计数位数为5bits的吞脉冲计数器、除12除13和除6除7四模预分频电路和开关电路的四模分频器，实现的分频比范围为30至351，在该除12除13和除6除7四模预分频电路中，除12除13分频模式下产生的第一预设分频范围为132至351，除6除7分频模式下产生的第二预设分频范围为30至191。

上述试验结果中，两种分频模式下四模分频器获得的分频比范围连续，且分频比的重合范围相对小，能够覆盖实际需要拓展的全部分频比范围。

本发明一实施例公开一种芯片，该芯片包括前述实施例中的用于小数分频的四模分频器。

本发明一实施例公开的小数锁相环，如图7所示，包括鉴频鉴相器pfd、电荷泵cp、低通滤波器lpf、压控振荡器vco和n.f分频器，其中，n.f分频器是由四模分频器和sdm调制器实现。n.f分频器的功能是将压控振荡器输出的待分频时钟信号fosc进行n.f分频（n为分频器的整数部分，f为分频器的小数部分），输出经过分频的反馈信号fdiv给鉴频鉴相器pfd，再通过电荷泵cp和低通滤波器lpf转换成压控振荡器vco的控制电压，并通过这个控制电压调节压控振荡器vco的输出频率形成环路，使得输入鉴频鉴相器pfd的参考时钟fref的频率和经过分频的反馈信号fdiv的频率和相位相等。具体地，该四模分频器包括可编程程序计数器和吞脉冲计数器；该四模分频器还包括除n除（n+1）和除m除（m+1）四模预分频电路和开关电路；所述四模分频器包括的吞脉冲计数器，对来自于除n除（n+1）和除m除（m+1）四模预分频电路的输出信号进行计数，计到来自于sdm调制器提供的预设分频比的第一设定值时，停止计数，并通过吞脉冲计数器输出控制信号送给除n除（n+1）和除m除（m+1）四模预分频电路，将其由n+1分频模式切换为n分频模式；可编程程序计数器，与吞脉冲计数器同时对来自于除n除（n+1）和除m除（m+1）四模预分频电路的输出信号进行计数，计到来自于sdm调制器提供的预设分频比的第二设定值时停止计数，并通过可编程程序计数器输出控制信号使吞脉冲计数器复位，可编程程序计数器复位，除n除（n+1）和除m除（m+1）四模预分频电路重新恢复n+1分频模式。

所述四模分频器用于根据开关电路的切换控制端输入的控制信号，控制除n除（n+1）和除m除（m+1）四模预分频电路在满足所述待分频时钟信号的预设分频比需求的除n除（n+1）分频模式和除m除（m+1）分频模式之间切换，使得在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除m除（m+1）分频模式下获得的第二预设分频比范围相对于除n除（n+1）和除m除（m+1）四模预分频电路在除n除（n+1）分频模式下获得的第一预设分频比范围的下限值拓展，且第一预设分频比范围与第二预设分频比范围是通过存在部分数值范围的重叠，实现整体分频范围的连续；其中，切换控制端输入的控制信号也是根据输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的大小配置的，使得除n除（n+1）和除m除（m+1）四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围时选择进入除n除（n+1）分频模式，除n除（n+1）和除m除（m+1）四模预分频电路在待分频时钟信号的分频比落入第一预设分频比之外的第二预设分频比范围时选择进入除m除（m+1）分频模式；其中，n和m都是四模分频器的分频模数，n、m均是偶数，且n>m。

需要说明的是，本发明实施例中，可编程程序计数器的计数值p大于n-2，可编程程序计数器的计数值p大于或等于吞脉冲计数器的计数值s，吞脉冲计数器的计数值s小于n；其中，可编程程序计数器的计数值p的最小值是n-1，吞脉冲计数器的计数值s的最小值是0。因此可编程程序计数器的计数位数p、吞脉冲计数器的计数位数s和所述四模分频器的分频模式，都是针对输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的拓展需求设置的。保证所述用于小数分频的四模分频器实现正常的分频功能，且实现该四模分频器可编程连续分频的功能。可编程程序计数器和吞脉冲计数器是通用的除n除(n+1)双模分频器或除m除(m+1)双模分频器都具备的计数器结构。

前述实施例中的四模分频器可应用于小数锁相环和展频锁相环等场合，但需要考虑实际要求的预设分频比的范围，这里的预设分频比是一个可以改变的数，要求所述吞脉冲计数器输出频率要可变，并允许在一个范围内变化，若控制这个范围要大一些，就可以可编程配置使用本实施例中的四模分频器结构。

本发明一实施例公开一种芯片，该芯片包括前述实施例中的小数锁相环。

最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制；尽管参照较佳实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者对部分技术特征进行等同替换；而不脱离本发明技术方案的精神，其均应涵盖在本发明请求保护的技术方案范围当中。