用于校准集成电路器件中电路的电路和方法与流程

1.各种实施例总体上涉及集成电路，并且更具体地涉及用于校准集成电路器件中电路的电路和方法。


背景技术：

2.现代网络负责将可操作以交换数据的计算设备互连。例如，在计算机或服务器中，数据可以沿着公共背板从电路板交换到电路板。在一些实施方式中，数据可以长距离交换，例如，从旅行社的计算机到云网络上的航空公司服务器。现代网络可能采用多种介质，包括物理线路、射频(rf)信道、或光纤。在计算设备之间交换的数据可以包括包含多个比特的数据包。在一些网络实施方式中，可以同时发送和接收比特。这种通信可以称为并行并且可以包括被称为总线的多个并行连接。在一些实施方式中，可以一次一比特地或串行地传输数据。
3.在给定一个共同的信号频率的情况下，串行数据通信比并行通信慢，因为在串行通信情况下每一比特都是单独传输的，而在并行通信中，一组比特在顺序时间片中同时进行通信。然而，随着通信信号频率的增加(和时间片的减少)，比特传输时间可能成为导致关于并行数据实施方式中同时的数据到达时间方面的挑战的重要因素。由于串行传输实施方式一次传输一比特数据，因此本质上不存在同步数据。串行传输的这一方面可以允许以更高的信令频率来传输数据。因此，网络设计者可以针对特定应用权衡并行与串行数据传输的各种优点和缺点。


技术实现要素：

4.描述了一种用于校准集成电路器件中电路的电路装置。所述电路装置可以包括：主电路，被配置为在第一输入处接收输入数据以及在第一输出处生成输出数据，其中输出数据基于输入数据和主电路的功能；复制电路被配置为在第二输入接收校准数据以及基于校准数据在第二输出处生成校准输出数据，其中复制电路提供主电路功能的复制功能；并且校准电路被配置为在前台校准模式期间从主电路接收输出数据，以及在后台校准模式期间从复制电路接收校准输出数据，其中校准电路在后台校准期间向主电路提供控制信号模式。
5.在一些实施方式中，所述电路还可以包括选择电路，其被配置为接收来自主电路的输出数据和来自复制电路的校准输出数据，其中所述选择电路在前景校准模式期间控制对输出数据和校准输出数据的选择。
6.在一些实施方式中，主电路可以包括被配置为接收并行输入数据并生成串行输出数据的第一串行器电路，其中第一串行器电路在操作模式期间生成串行输出数据。
7.在一些实施方式中，复制电路可以包括被配置为在操作模式期间接收并行测试模式并生成校准输出数据的第二串行器电路。
8.在一些实施方式中，校准电路可以被配置为接收输入时钟信号的多个时钟相位，
并且由校准电路生成的校正时钟信号可以耦接到主电路的第一控制端和复制电路的第二控制端。
9.在一些实施方式中，校准电路可以被配置为在前台校准模式期间接收复制电路的校准输出数据以确定初始复制校正码。
10.在一些实施方式中，校准电路可以被配置为在后台校准模式期间接收复制电路的校准输出数据以确定更新的复制校正码。
11.在一些实施方式中，校准电路可以确定初始复制校正码和更新的复制校正码之间的差别。
12.在一些实施方式中，校准电路可以基于针对主电路的初始校准校正码以及初始复制校正码与更新后的复制校正码之间的差别来生成送到主电路和复制电路的校正控制信号。
13.在一些实施方式中，所述校正控制信号可以包括校正时钟信号。
14.还描述了一种用于校准集成电路器件中的电路的方法。所述方法可以包括：配置主电路以在第一输入处接收输入数据并在第一输出处生成输出数据，其中输出数据基于输入数据和主电路的功能；配置复制电路以在第二输入处接收校准数据并基于校准数据在第二输出处生成校准输出数据，其中复制电路提供主电路功能的复制功能；以及配置校准电路以在前台校准模式期间接收来自主电路的输出数据，以及在后台校准模式期间接收来自复制电路的校准输出数据，其中校准电路在后台校准模式期间向主电路和复制电路提供控制信号。
15.在一些实施方式中，所述方法还可以包括配置选择电路以接收来自主电路的输出数据和来自复制电路的校准输出数据，其中选择电路在前台校准模式期间控制对输出数据和校准输出数据的选择。
16.在一些实施方式中，主电路可以包括被配置为接收并行输入数据并生成串行输出数据的第一串行器电路，其中第一串行器电路在操作模式期间生成串行输出数据。
17.在一些实施方式中，复制电路可以包括被配置为在操作模式期间接收并行测试模式并生成校准输出数据的第二串行器电路。
18.在一些实施方式中，所述方法还可以包括配置校准电路以接收输入时钟信号的多个时钟相位，并将校准电路生成的校正时钟信号耦接到主电路的第一控制端和复制电路的第二控制端。
19.在一些实施方式中，校准电路可以被配置为在前台校准模式期间接收复制电路的校准输出数据以确定初始复制校正码。
20.在一些实施方式中，校准电路可以被配置为在后台校准模式期间接收复制电路的校准输出数据以确定更新的复制校正码。
21.在一些实施方式中，所述方法还可以包括确定初始复制校正码和更新的复制校正码之间的差别。
22.在一些实施方式中，所述方法还可以包括基于主电路的初始校正码以及初始复制校正码与更新后的复制校正码之间的差别，生成送到主电路和复制电路的校正控制信号。
23.在一些实施方式中，校正控制信号可以包括校正时钟信号。
24.在附图和以下描述中阐述了各种实施例的细节。从描述和附图以及从权利要求
中，其他特征和优点将是显而易见的。
附图说明
25.图1描绘了在串行器集成电路(ic)或模块内实现的示例性多路复用器时钟相位校准模块，所述多路复用器时钟相位校准模块提高了高速串行器/解串器(serdes)应用的可靠性和抗噪性。
26.图2描绘了示例性的4到1多路复用器实现方案。
27.图3描绘了与示例性时钟相位对齐模块组合的多路复用器。
28.图4a、4b和4c描绘了响应于可变时钟相位，来自具有可变占空比的示例性多路复用器电路的输出数据流。
29.图5描绘了示例性占空比校准模块。
30.图6a和6b描绘了示例性时钟相位对齐模块。
31.图7描绘了展示在没有多路复用器时钟相位校准模块的情况下的时钟抖动的示例性眼图。
32.图8描绘了展示在具有多路复用器时钟相位校准模块的情况下的时钟抖动的示例性眼图。
33.图9a和9b描绘了可以在其上实施所公开的电路和工艺的示例性可编程集成电路(ic)。
34.图10描绘了示例性时钟相位对齐方法的流程图。
35.图11描绘了用于使用复制电路校准主电路的电路装置的框图。
36.图12描绘了示出校准用于接收输入数据和生成输出数据的电路的方法的流程图。
37.图13描绘了示出校准用于接收输入数据和生成输出数据的电路的方法的另一流程图。
38.图14描绘了用于校准接收并行数据及生成串行数据的串行器的电路的另一个框图。
39.图15描绘了用于校准接收并行数据及生成串行数据的串行器的电路的另一个框图。
40.图16描绘了可以提供iq检测的电路的示例性框图。
41.图17描绘了可以提供iq校正的电路的示例性框图。
42.图18描绘了示出作为大小(n)的函数的失配关于仿真和1/sqrt(n)的图表。
43.图19描绘了示出执行电路校准的方法的流程图。
44.各图中相同的参考符号表示相同的元件。
具体实施方式
45.为了帮助理解，本文档组织如下。首先，参考图1简要介绍了示例性用例。其次，参考图2，呈现了本文所采用类型的示例性多路复用器电路。接下来参考图3，多路复用器被复制并用在示例性相位调整模块中，该模块(基于同相和正交输入时钟)生成针对占空比和相位调整的一组时钟。接下来参考图4，给出示例图以帮助理解图2中描述的复制多路复用器(rmux)。接下来参考图5，描述了示例性感测模块的功能性。图6a和6b呈现示例性占空比和
相位调整模块中的顺序和递归时钟调整功能。接下来，参考图7和8，呈现了进一步的说明性讨论和实验数据以解释在时钟抖动方面的改进。接下来，参考图9a和9b，描述了可以在其上实施所公开的电路和工艺的示例性可编程集成电路(ic)。最后，参考图10，呈现示例性时钟相位对齐方法。
46.贯穿本技术，约定ck
x
可用于定义时钟信号，下标x表示以度为单位的相对相位延迟。此外，ck
0,180
可以用作速记来定义一对时钟信号ck0和ck
180
。ck
90,270
可以用作一对时钟信号ck
90
和ck
270
的速记。术语同相时钟可用于定义一对差分时钟ck
0,180
。术语正交时钟可用于定义一对差分时钟ck
90,180
。术语系统时钟可用于定义同相和正交时钟组合(ck
0,180,90,270
)。在各种示例中，可以在所描述的实施例之外生成系统时钟。此外，贯穿附图所描绘的串联开关可由耦接到开关符号的逻辑信号控制。除非另有说明，当控制逻辑为高时，开关定义为闭合。因此，当控制逻辑为低时，开关被定义为断开。
47.贯穿本技术，术语“复制(replica)”及其共轭形式可以定义为在公共基板上使用相同的电路布局图案进行复制。在本技术中，可以复制具有预定义电路布局图案的主多路复用器(mmux)以形成复制多路复用器(rmux)，以便复制mmux的特定功能和时序(例如，时钟延迟、信号延迟、上升时间、下降时间)。此外，rmux可以在过程、电压和温度方面复制或基本上模拟mmux定时。
48.图1描绘了在串行器模块内实现的示例性多路复用器时钟校准模块，多路复用器时钟校准模块提高了高速串行器/解串器(serdes)应用的可靠性和抗噪性。计算机通信应用100包括通过千兆以太网115与路由器110进行通信的计算设备105(例如，个人计算机)。计算设备105提供来自串行器模块120的高速串行数据140。
49.在所描绘的示例中，串行器模块120包括多路复用器时钟校准模块125。多路复用器时钟校准模块125接收一组系统时钟130(例如，多路复用器时钟)和输入数据135。多路复用器时钟校准模块125响应于由该组系统时钟130通过多路复用器时钟校准模块125定时的输入数据135，发出串行数据140。
50.多路复用器时钟校准模块125包括时钟校准控制器145。时钟校准控制器145接收该组系统时钟130，检测它们与预期占空比的偏差，并向延迟线模块150提供纠错信号。时钟校准控制器145还从复制多路复用器155接收d
out-r
信号，该信号指示该组系统时钟130(例如，同相时钟组ck
0,180
，正交时钟组ck
90,270
)之间的相位误差。时钟校准控制器145响应于同相时钟组ck
0,180
和正交时钟组ck
90,270
之间的预期相移的偏差，向延迟线模块150提供纠错信号。
51.来自延迟线模块150的一组校正时钟160(ck0’
,180’、ck
90’,270’)被发送到复制多路复用器155用于随后的偏差确定。多路复用器时钟校准模块125提供迭代偏差检测和时钟调整。复制多路复用器155可以被制造为主多路复用器165的实质上的复制品。主多路复用器165接收与复制多路复用器155相同的一组校正时钟160。复制多路复用器155复制主多路复用器165的时序参数。因此，主多路复用器165将输入数据135与一组校正时钟160串行化，从而提供低误码率。多路复用器时钟校准模块125可以例如在现场可编程门阵列(fpga)上的多千兆收发器(multi-gigabit transceiver，mgt)内实现。
52.图2描绘了示例性4到1多路复用器实现方案。4到1数据多路复用器200包括输入缓冲器2050、2051、2052、2053(以下统称为“输入缓冲器205”)。输入缓冲器205接收并行输入数
据d
in0
、d
in2
、d
in1
和d
in3
。输入缓冲器205耦接到串联开关2100、2101、2102和2103(以下统称为“串联开关210”)。串联开关2100和2101分别由正交时钟ck
90
和ck
270
控制，进而控制数据d1。串联开关2102和2103分别由正交时钟ck
270
和ck
90
控制，进而控制数据d2。
53.数据d1和数据d2分别耦接到中间缓冲器2150和2151(以下统称为“中间缓冲器215”)。中间缓冲器215耦接到串联开关2200、2201(以下统称为“串联开关220”)。串联开关2200和2201分别由同相时钟ck
180
和ck0控制，并控制送到最终缓冲器225的数据。最终缓冲器225驱动输出数据d
out
。
54.当ck
90
和ck
180
有效(例如，逻辑高)并且ck
270
和ck0无效(例如，逻辑低)时，4到1数据多路复用器200可以将输入数据d
in0
传递到输出数据d
out
。当ck
270
和ck0有效(例如，逻辑高)并且ck
90
和ck
180
无效(例如，逻辑低)时，4到1数据多路复用器200可以将输入数据d
in1
传递到输出数据d
out
。当ck
270
和ck
180
有效(例如，逻辑高)并且ck
90
和ck0无效(例如，逻辑低)时，4到1数据多路复用器200可以将输入数据d
in2
传递到输出数据d
out
。当ck
90
和ck0有效(例如，逻辑高)并且ck
270
和ck
180
无效(例如，逻辑低)时，4到1数据多路复用器200可以将输入数据d
in3
传递到输出数据d
out
。
55.4到1数据多路复用器200可以是紧凑的mux结构。4到1数据多路复用器200采用四分之一速率时钟(例如ck
0,90,180,270
)，因而天生功耗较低。当ck0或ck
180
为高时，末级开关(串联开关220)通过两个连续位。因此，时钟功率和mux输出抖动都非常低。可执行模拟以证明输出抖动可为约359fs，功耗约为2.4mw，包括了时钟缓冲器(未示出)的功耗。
56.由于当ck0或ck
180
为高电平时，此4到1数据多路复用器200的末级开关(串联开关220)将两个位传递给输出dout，因此内部数据d1和d2直接受到ck0或ck
180
的时钟相位对齐的影响。如果ck0或ck
180
与d1和d2上的数据位的中心不对齐，则输出节点d
out
可能会出现位宽变化，从而导致更大的输出数据抖动。
57.在说明性示例中，数据信号阵列可以包括数据信号d
in0
、d
in1
、d
in2
和d
in3
。d
in0
可被配置为响应于ck
90
连接以形成第一内部节点。d
in2
可以被配置为响应于ck
270
连接到第一内部节点。d
in1
可以被配置为响应于ck
270
连接以形成第二内部节点。d
in3
可以被配置为响应于ck
90
连接到第二内部节点。第一内部节点可以被配置为响应于ck
180
连接以形成d
out
，并且第二内部节点可以被配置为响应于ck0连接以形成d
out
。
58.图3描绘了与示例性时钟相位对齐模块组合的多路复用器。时钟相位对齐模块300接收一组同相时钟(ck
0,180
)305和一组正交时钟(ck
90,270
)310。可调延迟线(adl1)3151接收同相时钟(ck
0,180
)305和校正信号320。可调延迟线(adl2)3152接收正交时钟(ck
90,270
)310和校正信号325。(可调延迟线3151和3152可以统称为“可调延迟线315。”)可调延迟线315各自可以包括一条或多条延迟线，每条延迟线315可操作以生成延迟的输入信号。dcc 330响应于偏离一组校正的同相时钟(ck0’
,180’)335的50％占空比的偏差而生成校正信号320。dcc 330响应于偏离一组校正的正交时钟(ck
90’,270’)340的50％占空比的偏差而生成校正信号325。可调延迟线(adl1)3151响应于校正信号320对同相时钟(ck
0,180
)305的前沿和/或后沿进行延迟，并生成该组校正的同相时钟(ck0’
,180’)335。可调延迟线(adl2)3152响应于校正信号325对正交时钟(ck
90,270
)310的前沿和/或后沿进行延迟，并生成该组校正的正交时钟(ck
90’,270’)340。因此，校正的同相时钟(ck0’
,180’)335和校正的正交时钟(ck
90’,270’)340可以具有基本上50％的占空比。
59.可调延迟线315向主多路复用器(mmux)345提供校正的同相时钟(ck0’
,180’)335和校正的正交时钟(ck
90’,270’)340。在一些示例中，mmux 345通过多相控制输入接收时钟335和340。mmux 345将并行输入数据总线(d
in0
、d
in1
、d
in2
、d
in3
)350串行化为数据流(d
out
)355。
60.复制多路复用器(rmux)360还接收校正的同相时钟(ck0’
,180’)335和校正的正交时钟(ck
90’,270’)340。在一些示例中，rmux 360通过多相控制输入接收时钟335和340。rmux 360可以被制造为mmux 345的实质上的复制品，可以与主多路复用器345一起制造在公共基板上，并且可以复制主多路复用器345的配置、功能和时序特性。因此，与数据流(d
out
)355内的数据位相关联的时序可以是与rmux 360的数据流(d
out-r
)370内的数据位相关联的时序的复制品。
61.rmux 360接收输入数据总线(d
in0-r
、d
in1-r
、d
in2-r
、d
in3-r
)365。输入数据总线(d
in0-r
、d
in1-r
、d
in2-r
、d
in3-r
)365被配置为生成具有交替数据位逻辑的数据流(d
out-r
)370。数据流(d
out-r
)370通过rmux 360定时，rmux 360可以被制造为mmux 345的实质上的复制品。由于rmux 360作为mmux 345的复制品被制造在相同的基板上，因此rmux 360的配置、功能和时序特性可以是mmux 345的复制品。此外，rmux 360上的时钟到数据定相可以是mmux 345上的时钟到数据定相的复制品。在说明性示例中，如果校正的同相时钟(ck0’
,180’)335的边沿以主串行数据流(d
out
)355中的数据位为中心，则校正的同相时钟(ck0’
,180’)335的边沿以复制串行数据流(d
out-r
)370中的数据位为中心。
62.由于rmux 360输入上的数据位被配置以交替的逻辑，数据流(d
out-r
)370可生成交替的位逻辑。此外，来自rmux 360的数据流(d
out-r
)370的占空比可以指示校正的同相时钟(ck0’
,180’)335与校正的正交时钟(ck
90’,270’)340的中心。来自rmux 360的数据流(d
out-r
)370被发送到dcc 330。dcc 330响应于偏离数据流(d
out-r
)370的50％占空比的偏差生成校正信号320和/或325。由于偏差可能涉及同相时钟的校正延迟或正交时钟的校正延迟，因此dcc可以生成校正信号320和/或325。响应于校正信号320，可调延迟线3151可以调整校正的同相时钟(ck0’
,180’)335的相位。响应于校正信号325，可调延迟线3152可以进一步调整校正的正交时钟(ck
90’,270’)340的相位。校正的相位可以将时钟边沿基本上居中置于数据流(d
out
)355的每个数据比特内。
63.在各种实施方式中，校正信号320和325可以各自是一组数据总线。例如，校正信号320和325可以各自包括包含上升沿延迟值和下降沿延迟值的总线。因此，可调延迟线315可以通过将上升沿和下降沿的延迟改变达相同的量来调整时钟335、340的相位。此外，可调延迟线315可以通过改变上升沿和下降沿的延迟来调整校正的同相时钟(ck0’
,180’)335和校正的正交时钟(ck
90’,270’)340的占空比.
64.在各种示例中，时钟相位对齐模块300可以生成连续的占空比均衡的和相位对齐的同相时钟和正交时钟。占空比均衡的和相位对齐的时钟可以有利地减少各种串行器-解串器(serdes)应用中的抖动。例如，图3中描绘的实施方式可以是时钟相位校准的多路复用器。
65.图4a、4b和4c描绘了响应于可变时钟相位具有可变输出占空比的来自示例性多路复用器电路的输出数据流。同相时钟(ck0)和反相同相时钟(ck
180
)通过图2所示的多路复用器200复用数据信号d1和数据信号d2。多路复用器200可以代表mmux 345和rmux 360的逻辑配置。在图3的多路复用器200上，当数据输入d
in0
和d
in2
保持为高电平，而d
in1
和d
in3
保持为低
电平时，可能会在d1和d2上生成数据流，其中的数据在正交时钟ck
90
和ck
270
的每次转换时转换为相反的逻辑电平。
66.图4a、4b和4c的示例性波形可以从多路复用器200生成，其中数据输入d
in0
和d
in2
保持为高电平，而d
in1
和d
in3
保持为低电平。在运行时，参考图4a、4b和4c，当同相时钟ck0为低时，数据信号d1实时传递至d
out
。此外，当反相同相时钟ck
180
为高电平时，数据信号d2实时传递到d
out
。由于数据信号d1和d2通过串联开关220，包括数据转换的实际数据信号被选择性地从d1传递到d
out
或者从d2传递到d
out
。
67.因此，响应于同相时钟ck0和ck
180
的边沿接近d1和d2上的转换中心，d
out
信号生成占空比。同相时钟ck0和ck
180
的边沿的时钟边沿越接近数据信号d1和d2的转变之间的中点，d
out
的占空比变得越接近50％。d
out
的占空比指示时钟的中心与数据信号d1和d2中的数据边界。
68.如图4a所示，同相时钟ck0以d1和d2上的转变为中心。d1和d2上的转变可以代表正交时钟(图2中的ck
90
和ck
270
)的转变。各种时钟相位对齐模块的实施例可用于将同相时钟(ck0和ck
180
)的相位调节为基本上居中于正交时钟(ck
90
和ck
270
)的转变之间，使得d
out
生成大约为50％的占空比。
69.如图4b所示，同相时钟ck0相对于数据信号d1和d2上的转变的中点早。在此示例中，响应于同相时钟提前到达，d
out
生成大于50％的占空比。
70.如图4c所示，同相时钟ck0相对于数据信号d1和d2上的转变的中点迟。在此示例中，响应于滞后的同相时钟，d
out
生成小于50％的占空比。
71.在一些示例中，数据输入可以被配置为与图4a-4c中描述的相反，如此，d
in0
和d
in2
为逻辑低，而d
in1
和d
in3
为逻辑高。在这样的例子中，数据信号d1和d2可以与图4a-4c中描述的那些相反。在同相时钟提前到来的情况下，如图4b所示，d
out
的占空比可能小于50％。在同相时钟延迟的情况下，如图4c所示，d
out
的占空比可能大于50％。相应的下游电路可以用反向逻辑来实现，以获得相同的总体结果。
72.图4a、4b和4c描绘了复制多路复用器(rmux)360操作的细节。在说明性示例中，通过将rmux 360的输入连接到交替逻辑(例如，d
in0-r
和din
2-r
连接到逻辑高，d
in1-r
和din
3-r
连接到逻辑低)，可以在rmux 360的数据信号(内部节点)d1和d2处生成例如14-ghz时钟波形。如果ck
0,180
基本上以数据信号d1和d2的转变为中心，那么rmux 360输出的数据流(d
out-r
)370可以是占空比基本上为50％的28ghz信号。相比之下，rmux 360输出可以响应于ck
0,180
上的提早或滞后的时钟边沿，在数据流(d
out-r
)370上生成大于50％或小于50％的占空比。
73.图5描绘了示例性占空比校准模块(dcc)。占空比校准模块(dcc)500包括感测模块505和校准处理模块510。在一些示例中，dcc 500可以是dcc 330(图3)。感测模块505接收一个或多个差分对。在所描绘的示例中，感测模块505接收d
out-r
差分对、ck
0,180
差分对和ck
90,270
差分对。
74.d
out-r
差分对由rmux生成(图3中的项目360)。d
out-r
差分对由低通滤波器(lpf)515滤波。lpf 515生成一对平均电压v
ave
(d
out-r
)和v
ave
(d
out-r
)条(bar)。平均电压被发送到误差放大器520，其中生成误差信号520a以指示同相时钟(ck
0,180
)相对于正交时钟(ck
90,270
)对齐的相移。
75.在说明性示例中，感测模块505可以被配置为当同相时钟(ck
0,180
)与正交时钟
(ck
90,270
)相移90度时生成零误差信号520a。90
°
相移可表示最佳对齐。感测模块505可以被配置为当同相时钟(ck
0,180
)与正交时钟(ck
90,270
)的相移小于90
°
时生成正误差信号520a，并且当同相时钟(ck
0,180
)与正交时钟(ck
90,270
)的相移超过90
°
时生成负误差信号520a。例如，响应于正误差，ck0的上升沿和下降沿(以及ck
180
的相关联的上升沿和下降沿)可以同时延迟以增加同相时钟的相移。因此，例如响应于负误差，ck
90
的上升沿和下降沿(以及ck
270
的相关联的上升沿和下降沿)可能会同时延迟以增加正交时钟的相移。误差信号520a可以包括指示偏离90
°
的幅度。
76.ck
0,180
差分对由lpf 525滤波。lpf 525生成一对平均电压v
ave
(ck0)和v
ave
(ck
180
)。平均电压被发送到误差放大器530，其中生成指示ck
0,180
差分对的占空比的误差信号530a。
77.在说明性示例中，感测模块505可以被配置为当ck
0,180
差分对处于50％占空比时生成零误差信号530a。感测模块505可被配置为当ck
0,180
差分对的占空比大于50％时生成正误差信号530a，以及当ck
0,180
差分对的占空比小于50％时生成负误差信号530a。例如，响应于正误差，ck0的上升沿(以及ck
180
的相关联的下降沿)可能会延迟以降低同相时钟占空比。因此，例如响应于负误差，ck0的下降沿(以及ck
180
的相关联的上升沿)可能会延迟以增加同相时钟占空比。误差信号530a可以包括指示与50％占空比的偏差的幅度。
78.ck
90,270
差分对由lpf 535滤波。lpf 535生成一对平均电压v
ave
(ck
90
)和v
ave
(ck
270
)。平均电压被发送到误差放大器540，其中生成指示ck
90,270
差分对的占空比的误差信号540a。
79.在说明性示例中，感测模块505可以被配置为当ck
90,270
差分对处于50％占空比时生成零误差信号540a。感测模块505可被配置为当ck
90,270
差分对的占空比大于50％时生成正误差信号540a，以及当ck
90,270
差分对的占空比小于50％时生成负误差信号540a。例如，响应于正误差，ck
90
的上升沿(以及ck
270
的相关联的下降沿)可能会延迟以降低正交时钟占空比。因此，例如响应于负误差，ck
90
的下降沿(以及ck
270
的相关联的上升沿)可以被延迟以增加正交时钟占空比。在一些示例中，误差信号540a可以包括指示与50％占空比的偏差的幅度。
80.校准处理模块510接收误差信号520a、530a和540a。校准处理模块510生成同相时钟校正信号545和正交时钟校正信号550。
81.在说明性示例中，同相时钟校正信号545可以包括一个或多个数字控制和数据总线。
82.数字控制和数据总线可以包括上升沿和下降沿二者的时间延迟幅度，其可以发送到延迟线模块，例如可调延迟线(adl1)3151(图3)，并且以这种方式可以调整占空比和同相时钟的相位。
83.在说明性示例中，正交时钟校正信号550可以包括一个或多个数字控制和数据总线。数字控制和数据总线可以包括上升沿和下降沿二者的时间延迟幅度，其可以发送到延迟线模块，例如可调延迟线(adl2)3152(图3)，并且以这种方式可以调整占空比和同相时钟的相位。
84.图6a和6b描绘了示例性时钟相位对齐模块的框图和相关联的时序图。参考图6a，时钟相位对齐模块600包括数字延迟模块605。时钟相位对齐模块600可以用于调整一个或多个输入时钟610。输入时钟610可以包括同相差分对(例如，ck0、ck
180
)和正交差分对(ck
90
、ck
270
)。对输入时钟610的调整可由延迟控制信号615控制。在所描绘的示例中，延迟控制信
号615包括一个或多个延迟模块控制数据总线。数字延迟模块605可以通过响应于延迟控制信号615，调整该组输入时钟610的上升和/或下降沿的延迟来生成一组调整时钟620(其可以被定义为同相调整时钟ck0’
、ck
180’和正交调整时钟ck
90’、ck
270’)。因此，该组调整时钟620可以反映带有占空比和相位调整的该组输入时钟610。
85.感测模块625接收调整时钟620和由复制多路复用器640生成的数据输出信号635。数据输出信号635可以表示同相时钟和正交时钟之间的相位对齐。感测模块625可生成占空比感测信号630，其指示以下项目的的占空比：(1)同相调整时钟ck0’
、ck
180’，(2)正交调整时钟ck
90’、ck
270’和(3)数据输出信号635。
86.校准处理模块645接收由感测模块625生成的占空比感测信号630。校准处理模块645基于占空比感测信号630生成延迟控制信号615。
87.在所描绘的示例中，校准处理模块645包括预处理模块650和后处理模块655。预处理模块650响应于接收到的占空比感测信号630中的每一个而生成一组幅度和方向信号660。后处理模块655响应于该组幅度和方向信号660生成延迟控制信号615。延迟控制信号615可以包括一个或多个延迟模块控制数据总线。校准处理模块645可基于占空比感测信号生成延迟控制信号615。
88.校准处理模块645包括时钟分频器665。时钟分频器665响应于处理时钟675生成一个或多个使能信号670。使能信号670可以重复连续地激活感测模块625内的三个功能(同相时钟占空比、正交时钟占空比、相位占空比)。
89.在各种示例中，三个使能信号670中的每一个可以在一个或多个处理时钟675期间以重复模式激活。此外，使能信号670可以选择来自感测模块625的感测信号之一作为对占空比感测信号630的输出。
90.例如，在第一使能信号(cal_i_duty_enable)期间，占空比感测信号630可以是作为同相时钟(ck
0,180
)结果的lpf感测信号。校准处理模块645内的预处理模块650可以基于接收到的占空比感测信号630确定同相时钟的幅度和方向信号660。校准处理模块645内的后处理模块655可以接收幅度和方向信号660并生成用于同相时钟边沿(例如，cki_falling[7:0]、cki_rising[7:0])的延迟幅度。在该第一使能信号(cal_i_duty_enable)期间，校准处理模块645可以执行该确定过程八次，例如，每个确定过程持续16个处理时钟。
[0091]
接下来，在第二使能信号(cal_q_duty_enable)期间，占空比感测信号630可以是作为正交时钟结果的lpf感测信号。校准处理模块645内的预处理模块650可以基于接收到的占空比感测信号630确定正交时钟的幅度和方向信号660。校准处理模块645内的后处理模块655可以接收幅度和方向信号660并生成用于正交时钟边沿(例如，ckq_falling[7:0]、ckq_rising[7:0])的延迟幅度。在该第二使能信号(cal_q_duty_enable)期间，校准处理模块645可以执行该确定过程八次，例如，每个确定过程持续16个处理时钟。
[0092]
最后，在第三使能信号(cal_iq_phase_enable)期间，占空比感测信号630可以是由复制多路复用器640生成的作为数据输出信号635结果的lpf感测信号。校准处理模块645内的预处理模块650可以确定由复制多路复用器640基于接收到的占空比感测信号630生成的数据输出信号635的幅度和方向信号660。校准处理模块645内的后处理模块655可以接收幅度和方向信号660并生成用于同相和正交时钟边沿(例如，cki_falling[7:0]、cki_rising[7:0]、ckq_falling[7:0]、ckq_rising[7:0])的共同延迟幅度。在该第三使能信号
(cal_iq_phase_enable)期间，校准处理模块645可以执行该确定过程八次，例如，每个确定过程持续16个处理时钟。
[0093]
复制多路复用器640是主多路复用器680的复制品。在各种示例中，时钟相位对齐模块600可以生成该组调整时钟620，其可以是输入时钟610的校正复制，其中具有调整的占空比和相位。主多路复用器680可以响应于该组调整时钟620生成具有减少的抖动的串行输出数据流685。
[0094]
参考图6b，示例性时钟相位对齐模块600的时序图包括顺序使能信号670。如图6a所示，使能信号激活占空比感测模块625中的三个功能之一。
[0095]
如在图6b的例子中所描绘的，当cki_duty_enable有效(例如，高)时，可以在感测模块625中感测和评估同相时钟(如信号名为cki_duty_enable中的“i”所表示的)的占空比。感测模块625可以生成具有同相时钟占空比lpf值的占空比感测信号630，并将该值发送到校准处理模块645。在各种示例中，校准处理模块645可以允许经过多个周期(在图6中，表示为“n”个周期)以允许同相时钟占空比lpf值趋于稳定。校准处理模块645可以通过将占空比感测信号630转换为校正值cki_duty_cntl[7:0]和cki_duty_dir来生成延迟控制信号615。
[0096]
当ckq_duty_enable有效(例如，高)时，可以在感测模块625中感测和评估正交时钟(如信号名为ckq_duty_enable中的“q”所表示的)的占空比。感测模块625可以生成具有正交时钟占空比lpf值的占空比感测信号630，并将该值发送到校准处理模块645。在各种示例中，校准处理模块645可以允许经历多个周期(在图6b中表示为“n”个周期)，以允许正交时钟占空比lpf值稳定。校准处理模块645可以通过将占空比感测信号630转换为校正值ckq_duty_cntl[7:0]和ckq_duty_dir来生成延迟控制信号615。
[0097]
当ckiq_phase_enable有效(例如，高)时，可以在感测模块625中感测和评估指示同相到正交定相的占空比，例如数据输出信号635。感测模块625可以生成带有同相到正交定相占空比lpf值的占空比感测信号630，并将该值发送到校准处理模块645。在各种示例中，校准处理模块645可以允许经历多个周期(在图6b中表示为“n”个周期)以允许同相到正交定相占空比lpf值稳定。校准处理模块645可以通过将占空比感测信号630转换为校正值ckiq_phase_cntl[7:0]和ckiq_phase_dir来生成延迟控制信号615。在一些示例中，校准处理模块645可以通过将占空比感测信号630转换为校正值ckq_phase_cntl[7:0]和ckq_phase_dir来生成延迟控制信号615。因此，可以通过同时延迟同相和/或正交时钟的上升沿和下降沿来调整时钟的相对相位。
[0098]
在各种示例中，稳定时间的时钟周期数(如在启用信号670激活之后的前“n”个样本所表示的)对于每个功能可以是不同的。例如，同相时钟占空比感测的稳定时间可以是5个时钟，正交时钟占空比感测的稳定时间可以是10个时钟，以及相位感测占空比的稳定时间可以是12个时钟。
[0099]
校准处理模块645可以通过使能信号670控制感测模块625以指示哪个参数(例如，同相时钟、正交时钟、同相和正交时钟之间的定相)将被采样和校正。校准处理模块645可以以如图6b所示的顺序重复方式启用参数。对参数(例如，同相时钟、正交时钟、同相和正交时钟之间的定相)的重复校正可以提供对电源和温度变化的实时补偿。
[0100]
在一些示例中，启用可以不对称地激活。例如，校准处理模块645可以启用同相时
钟占空比感测(id)，正交时钟占空比感测(qd)，然后返回到id，然后在激活同相到正交定相(iqp)之前返回到qd。该原理可以进一步扩展，例如，校准处理模块645在激活iqp之前生成id、qd、id、qd、id、qd的使能序列。在各种实施方式中，可以以不同的顺序激活使能，校准处理模块645生成例如qd、id、iqp的使能序列。在一些示例中，校准处理模块645可以例如基于诸如占空比误差信号的比较幅度或管芯温度之类的其他因素而不是固定的模式来确定使能序列。
[0101]
在说明性示例中，cki_duty_dir和ckq_duty_dir信号可以表示为0以增加占空比，以及表示为1以减少占空比。此外，ckiq_phase_dir可以表示为0以用于延迟同相时钟路径，以及表示为1以用于延迟正交时钟路径。
[0102]
图7描绘了展示没有多路复用器时钟相位校准模块的时钟抖动的示例性眼图。在所描绘的示例中，抖动测量值为1.563皮秒。
[0103]
图8描绘了展示具有多路复用器时钟相位校准模块的时钟抖动的示例性眼图。在所描绘的示例中，抖动测量值为0.514皮秒。参考图7，图8的测量值表示约67％的抖动降低。
[0104]
图9a和9b描绘了可以在其上实施所公开的电路和工艺的示例性可编程集成电路(ic)。图9a和9b将结合进行描述。图9a和9b之间的连接被描绘为圆点a、b、c和d。可编程ic 900包括现场可编程门阵列(fpga)逻辑。可编程ic 900可以用各种可编程资源来实现并且可以被称为片上系统(soc)。fpga逻辑可以在阵列中包括几种不同类型的可编程逻辑块。
[0105]
例如，图9a和图9b图示了包括大量不同可编程分片(slice)的可编程ic 900，可编程分片包括多千兆收发器(mgt)901、可配置逻辑块(clb)902、随机存取存储器块(bram)903、输入/输出块(iob)904、配置和时钟逻辑(config/clocks)905、数字信号处理块(dsp)906、专用输入/输出块(i/o)907(例如，时钟端口)和其他可编程逻辑908(例如，数字时钟管理器、模数转换器、系统监控逻辑)。可编程ic 900包括专用处理器块(proc)910。可编程ic 900可以包括内部和外部重新配置端口(未示出)。
[0106]
在各种示例中，串行器/解串器可以通过使用mgt 901来实现。mgt 901可以包括各种数据串行器和解串器。数据串行器可以包括各种多路复用器实现方案。数据解串器可以包括各种解复用器实现方案。
[0107]
在fpga逻辑的一些示例中，每个可编程分片包括可编程互连元件(int)911，其具有去往和来自每个相邻分片中的对应互连元件的标准化互连924。因此，所采用的可编程互连元件一起实现了所示fpga逻辑的可编程互连结构。可编程互连元件int 911包括去往和来自同一分片内的可编程逻辑元件的内部连接920，如图9b中包括的示例所示。可编程互连元件int 911包括去往和来自同一分片内的可编程互连元件int 911的int间连接922，如图9中包括的示例所示。
[0108]
例如，clb 902可包括可以被编程以实现用户逻辑的可配置逻辑元件(cle)912，以及单个可编程互连元件int 911。bram 903可以包括bram逻辑元件(brl)913和一个或更多可编程互连元件。在一些示例中，分片中包括的互连元件的数量可以取决于分片的高度。在图示的实施方式中，一个bram分片具有与五个clb相同的高度，但也可以使用其他数量(例如，四个)。dsp分片906可包括dsp逻辑元件(dspl)914和一个或多个可编程互连元件。iob 904可以包括例如输入/输出逻辑元件(iol)915的两个实例和可编程互连元件int 911的一个实例。例如连接到i/o逻辑元件915的实际i/o接合焊盘可以使用分层在各种图示逻辑块
上方的金属制造，并且可以不限于输入/输出逻辑元件915的区域。
[0109]
在图示的实现方案中，靠近管芯中心的柱状区域(图9a中的阴影所示)用于配置、时钟和其他控制逻辑。从列延伸的水平区域909跨可编程ic的宽度分布时钟和配置信号。请注意，对“柱状”和“水平”区域的引用是相对于以纵向方向查看图形而言的。
[0110]
一些利用图9a和图9b所示架构的可编程ic包括打断了构成可编程ic的大部分的规则柱状结构的附加逻辑块。附加逻辑块可以是可编程块和/或专用逻辑。例如，图9a所示的处理器块proc 910跨越多列clb 902和bram 903。
[0111]
应当指出，图9a和图9b旨在仅说明可编程ic架构的示例。一列中逻辑块的数量、列的相对宽度、列的数量和顺序、列中包含的逻辑块类型、逻辑块的相对大小以及互连/逻辑实施方式纯粹是作为例子提供的。例如，在实际可编程ic中，无论clb 902出现在哪里，都可以包括多于一个相邻列的clb 902，以促进用户逻辑的有效实现。
[0112]
图10描绘了示例性时钟相位对齐方法的流程图。示例性时钟相位对齐方法1000包括方块1005。在方块1005处，时钟相位对齐方法1000响应于同相时钟信号(cki)和正交时钟信号(ckq)，利用复制多路复用器(rmux)生成复制串行数据输出信号(rdout)。然后从方块1005继续执行到方块1010。在方块1010中，时钟相位对齐方法1000通过dcc接收时钟信号cki和ckq。dcc还可以接收复制串行数据输出信号(rdout)。接下来，方法1000执行三个决策方块1015、1030或1045中的一个。方法1000可以迭代地执行，并且可以在执行队列中的三个决策块中的每一个。在各种示例中，方法1000可以顺序地和周期性地执行三个决策块中的每一个。
[0113]
方法1000可以执行判定方块1015。在判定方块1015，所述方法将cki与反相cki进行比较。如果结果是具有大于或等于50％占空比的信号，则在方块1020处可调延迟线延迟cki的下降沿。如果结果是具有小于50％占空比的信号，则在方块1025处可调延迟线延迟cki的上升沿。然后继续执行到方块1060。
[0114]
方法1000可以执行判定方块1030。在判定方块1030中，所述方法将ckq与反相ckq进行比较。如果结果是具有大于或等于50％占空比的信号，则在方块1035处可调延迟线延迟ckq的下降沿。如果结果是具有小于50％占空比的信号，则在块1040可调延迟线延迟ckq的上升沿。然后继续执行到方块1060。
[0115]
方法1000可以执行判定方块1045。在判定方块1030，所述方法将rdout与反相rdout进行比较。如果结果是具有大于或等于50％占空比的信号，则在方块1050处可调延迟线延迟cki的上升沿和下降沿。如果结果是具有小于50％占空比的信号，则在方块1055处可调延迟线延迟ckq的上升沿和下降沿。然后继续执行到方块1060。
[0116]
在方块1060处，所述方法1000响应于cki和ckq，利用主多路复用器(mmux)复制所述复制多路复用器的多路复用器操作。然后可以完成方法1000的执行。
[0117]
参考图5，示例性时钟相位对齐方法1000可由校准处理模块510执行。校准处理模块510可以以硬件或软件或其组合来实现。
[0118]
虽然已经参考附图描述了各种实施例，但其他实施例也是可能的。例如，各种实施例可以不限于4个输入到1个输出。因此，多路复用器可以输入8、16、32、64或128比特或更多比特，并生成1个输出。各种实施例可采用在以各种配置中连接的一个或多个4到1多路复用器以实现更宽的输入总线。
[0119]
各种实施例可以通过采用数字信号处理器(dsp)来生成延迟控制信号。例如，各种差分信号对可以单独进行低通滤波，模拟结果由dsp读取。dsp可以通过执行从存储设备中取出的预编程指令来比较模拟结果。dsp可以向兼容(模拟输入)延迟线提供模拟输出信号，以进一步调整一组时钟的占空比和/或相位。在一些实施方式中，dsp可以提供一个或多个数字输出总线到兼容(数字输入)延迟线。在各种实施方式中，dsp可以提供低通滤波。此外，在一些示例中，dsp可以提供延迟线功能。
[0120]
在各种示例中，时钟时序偏斜可能反映在mmux和rmux上作为输出抖动。建议的时钟校准技术可以调整/校准ck
0,180
相位以最小化输出抖动。调谐分辨率可由延迟线的最小可调范围确定。因此，调谐回路可以产生在延迟线的分辨率内的校准的时钟时序。
[0121]
模块的各种示例可以使用电路来实现，包括各种电子硬件。作为示例而非限制，硬件可以包括晶体管、电阻器、电容器、开关、集成电路和/或其他模块。在各种示例中，模块可以包括在包括各种集成电路(例如，fpga、asic)的硅基板上制造的模拟和/或数字逻辑、分立部件、迹线和/或存储器电路。在一些实施例中，模块可以涉及预编程指令的执行，和/或由处理器执行的软件。例如，各种模块可能涉及硬件和软件。
[0122]
在示例性方面，多路复用器时钟校准模块可以适配成在动态操作条件下跟踪和补偿多路复用器时钟输入。多路复用器时钟校准模块可以包括主多路复用器模块(mmux)，其被配置为接收第一数据信号阵列，并且可操作以响应于多相mmux控制输入通过选择第一阵列中的数据信号之一来生成主串行数据输出信号(mdout)。多路复用器时钟校准模块可以包括复制多路复用器模块(rmux)，该复制多路复用器模块与mmux一起制造在公共基板上并且被配置为复制mmux的操作。rmux可以被配置为接收第二数据输入阵列并且可以用于生成复制串行数据输出信号(rdout)。rmux可以被配置为响应于多相rmux控制输入通过选择第二阵列中的数据输入之一来生成rdout。在各种示例中，rmux可以被配置为在过程、电压和温度(pvt)上模拟mmux的操作特性。rdout和mdout可以各自形成为差分信号。
[0123]
多路复用器时钟校准模块可以包括占空比校准模块(dcc)，该模块包括三个信号处理电路。每个信号处理电路可以包括耦接到差分误差放大器的至少一个低通滤波器(lpf)。dcc可以被配置为响应于rdout生成第一延迟控制信号和第二延迟控制信号以调整同相时钟信号(cki)和正交时钟信号(ckq)之间的相位关系。
[0124]
多路复用器时钟校准模块可以包括可调延迟线模块(adlm)，其配置为生成cki和ckq信号。adlm可包括第一可调延迟线模块，其适配成响应于第一延迟控制信号，延迟系统同相时钟信号(ck
0,180
)以生成cki信号。adlm可以包括第二可调延迟线模块，其适配成响应于第二延迟控制信号，延迟系统正交时钟信号(ck
90,270
)，以生成ckq信号。多相mmux控制输入和多相rmux控制输入可操作地连接到adlm以接收cki和ckq时钟信号。
[0125]
dcc可以被配置为在时间间隔的第一部分期间仅动态地调制第一延迟控制信号。dcc可以被配置为在时间间隔的第二部分期间仅动态地调制第二延迟控制信号。dcc可以被配置为在时间间隔的第三部分期间动态地调制第一延迟控制信号和第二延迟控制信号。第一、第二和第三部分可以不重叠。
[0126]
在一些实施例中，第一和第二可调延迟线模块中的每一个都可以包括压控延迟线。在各种示例中，dcc可以被配置为将偏移电压注入到第一延迟控制信号和第二延迟控制信号中的至少一个中，以响应于rdout的占空比相对于50％占空比的变化来调整压控延迟
线中的至少一个。
[0127]
dcc可以被配置为在多个时间间隔内重复动态调制。第一可调延迟线模块可包括延迟线，其可适配成响应于第一延迟控制信号来调制cki的占空比，并且第二可调延迟线模块可包括延迟线，其可适配成响应于第二延迟控制信号来调制ckq的占空比。
[0128]
在一些实施方式中，第一和第二可调延迟线模块可以被配置为通过调制cki的上升沿或下降沿相对于ckq的上升沿或下降沿之间的时序来调制cki和ckq之间的相位关系。在相对于ckq的上升沿或下降沿调制cki的上升沿或下降沿之间的时序时，cki和ckq的占空比可保持基本相同。第二阵列中的数据输入可以被配置为将rdout形成为频率为cki和ckq的任一项的频率的两倍的、基本上50％占空比的方波时钟信号。
[0129]
下面描述的图11-18提供了一种使用复制电路校准主电路的方法，其中主电路用于执行主电路的预定功能(例如，将并行数据转换为串行数据)并且复制电路被形成为用于复制主电路的特定功能和时序(例如，时钟延迟、信号延迟、上升时间、下降时间)，从而执行主电路的复制功能。如在下面的图11-18中阐述的电路和方法可以植入具有主电路和复制电路的任何电路装置中，包括可以在mux中实现的主串行器电路和复制串行器电路。校准方案通常用于集成电路中以测量电气特性，例如偏移电压、时序失配和阻抗。一旦测量了这些特性，就可以使用相应的校正/适应方案将这些电路的性能调整到所需状态。虽然当在被校准的实际电路上执行校准时可能是最好的，但也可以使用复制电路。如下文将更详细地描述的，复制电路是实际电路的复制以提供相同的功能和时序，其可以或可以不按比例缩放，以模仿实际电路行为。例如，由于输入模式、加载或布置的限制，可能需要复制电路。即，使用主电路来获得可用于主电路校准的信息的任何尝试都可能中断或以其他方式不利地影响主电路的操作。虽然以示例的方式提供了在mux中实现的串行器电路，但是应当理解，该电路和方法可以应用于电路中实现的任何功能。
[0130]
下面阐述的电路和方法描述了一种节能的方法来校准电路，包括例如同相(i)和正交(q)时钟信号，统称为iq时钟信号或iq。根据实施方式，描述了采用低功率4到1多路复用器(mux)的发射器(tx)的iq失配。如上所述，使用4到1多路复用器而非2到1多路复用器作为tx的最终串行化级，因为它消除了对2t时钟(其中t是位周期)的需要，与4到1多路复用器所需的4t时钟相比，2t时钟在给定技术中的功率效率较低。如图2所示时序图所示，低功耗4到1多路复用器使用4t时钟的4个相位，即相位0、90、180和270，将4t并行数据串行化为1t比特流，而无需生成1t脉冲。
[0131]
如图2所示的低功率4到1mux原理图所看到的，除了相位之间的时钟偏差外，mux的i路径(使用时钟信号的相位0、180定时)和mux的q路径(使用时钟信号的相位90、270定时)之间也存在延迟失配。如果未校准出iq失配，它将表现为tx输出确定性抖动(dj)。确定性抖动可能会降低链路性能，尤其是对于例如以112gb/s运行的高速收发器。但是，iq失配信息可以通过向4到1mux的4个输入发送固定码型(例如1010码型)来获得。通过观察输出串行化1010码型的脉冲宽度，可以得出iq失配。由于限制链路的输入模式是无益的，而停止主电路的实时流量进行校准也是不可行的，因此当此类4到1mux用作主电路时复制4到1mux被用于iq校准。因为复制路径模仿实际路径的电气特性，所以它限制了mux的最小尺寸。也就是说，因为较小的尺寸转化为较高的iq失配，所以可以使用较大的复制mux来使失配最小化。
[0132]
然而，如果mux的大小使得实际电路和复制电路之间的失配在分配的tx dj预算
内，则可能需要高时钟功率，从而违背了最初的低功率设计意图。为了克服相对于主电路而言复制电路尺寸方面的任何限制，图11-18中阐述的电路和方法实施了一个分为两个阶段的校准方案。首先，在主电路上执行前台校准，以测量实际的iq失配。由于校准是在前台完成的(即在主电路用于其预期功能之前的操作期间，例如通过串行器提供串行化数据)，因此对4到1mux的输入模式没有限制。具有固定输入模式的较小复制4到1mux也可用于后台校准，以跟踪工作条件的变化，例如电路实际工作期间(可称为任务模式操作)电压和温度(vt)的漂移。由于电压和温度会以确定性方式影响电路中的晶体管的电气特性，例如迁移率和阈值电压，因此即使是小型复制mux也应提供一阶vt漂移跟踪。也就是说，即使小型复制mux表现出较大的随机失配，通过组合校准的2个阶段也可以消除复制4比1mux的任何大小限制以使iq失配最小化，从而能够降低因使用4到1mux而产生的时钟功率。下面阐述的电路和方法将使用复制电路的连续校准分成使用实际电路的前台校准和使用复制电路的后台校准。通过这样做，可以实现低功率操作，其中复制电路不需要大于主电路，并且可以小于主电路(例如，较小的晶体管)。
[0133]
图11描绘了用于使用复制电路校准主电路的电路装置的框图。更具体地，电路装置1100包括主电路1102和复制电路1104，其中主电路1102被配置为提供功能，并且复制电路也被配置为提供相同功能以及用于执行对主电路1102的校准。主电路1102被配置为在输入1106处接收输入数据并在输出1108处产生输出数据，其中输出数据也在输入1112处被提供给选择电路1110，这里作为示例示出为多路复用器。如下面将更详细描述的，选择电路1110响应于选择控制信号，在校准的前台和后台阶段期间启用主电路和复制电路的输出的选择。复制电路1104被配置为在输入1114处接收校准数据并且在输出1116处生成校准输出数据，其中校准输出数据在输入1118处被提供给选择电路1110。如下文将更详细地描述的，例如，提供给复制电路输入的校准数据可以包括固定数据模式。校准电路1120被配置为向输入1122提供控制信号以在输出1124处生成提供到输入1112和1118的信号。校准电路1120可以生成如下更详细描述的校正码。控制信号(例如可以基于校正码)随后被提供给主电路1102，其可以例如基于校正码。控制信号可以控制主电路的任何方面以改变主电路的操作或性能，包括电气特性，例如偏移电压、时序失配、阻抗、信号相位、信号频率和信号的占空比。
[0134]
根据一种实施方式，校准电路1120可以以2阶段操作进行操作。校准电路1120可以在不同阶段控制选择电路1110以检测主电路和复制电路的输出，并在主电路工作期间生成控制信号提供给主电路和复制电路，而不中断主电路的输入数据流。更具体地，在方块1202处执行前台校准(即，在主电路操作以实施主电路的正常功能之前进行校准，其中主电路在初始校准操作后实施主电路的正常功能，以获得主电路的初始校准码)。在主电路的前台校准期间，提供控制信号给选择电路以使能对主电路的前台校准。需要说明的是，校准功能可能依赖于主电路的功能，并且可以用于通过改变任何可调参数来改变主电路的运行或性能(例如，调整时钟信号的电压、频率、相位、占空比或偏移)，从而初步校准主电路以使其正确运行。对于所述参数确定该正在计算的参数的初始值，其中该初始值可以在主电路的正常操作期间(即，在后台校准阶段期间，并且例如基于校正码)进行调整。
[0135]
然后在方块1204处对复制电路执行复制路径的前台校准以确定复制电路的参数的初始值。即，校准电路产生的控制信号使得能够在复制电路的前台校准期间选择要被校
准电路接收的复制电路的输出。可以确定与复制电路相关联的参数的初始值，例如可以是初始校正码。然后可以监视复制电路的参数值相对于初始值的变化，其中复制电路的参数变化用于确定操作环境的变化，例如电压变化或温度变化。更具体地，在方块1206期间对复制电路执行后台校准以确定操作环境的变化。
[0136]
然后可以基于检测到的与复制电路相关联的参数的变化来执行主电路的校正。即，在后台校准期间检测到的与复制电路相关联的参数的变化用于在步骤1208调整主电路的参数。例如，基于复制电路的相同参数中检测到的变化来调整主电路的参数。根据一种实施方式，与时钟信号相关联的参数，例如用于发送器电路(例如，用于接收并行数据和生成串行数据的串行器电路)的时钟信号的相位，可以在发送器电路的后台校准期间基于在复制电路的后台校准期间检测到的变化进行调整。例如，如上所述的校正时钟信号可以由校准电路生成并提供给主电路。下面参考图19描述前台和后台校准的附加示例。
[0137]
图13描绘了示出校准用于接收输入数据和生成输出数据的电路的方法的另一流程图。在方块1302处，主电路被配置为在第一输入处接收输入数据并在第一输出处生成输出数据，其中输出数据是基于输入数据和主电路的功能的。在方块1304处，复制电路被配置为在第二输入处接收校准数据并基于校准数据在第二输出处生成校准输出数据，其中复制电路提供主电路的功能的复制功能。在方块1306处，校准电路被配置为在前台校准模式期间从主电路接收输出数据，以及在后台校准模式期间从复制电路接收校准输出数据。在方块1308处，校准电路在后台校准模式期间向主电路和复制电路提供控制信号，以启用主电路的校正。
[0138]
所述方法还可以包括配置选择电路以接收来自主电路的输出数据和来自复制电路的校准输出数据，其中选择电路在前台校准模式期间控制对输出数据和校准输出数据的选择。主电路可以包括被配置为接收并行输入数据并生成串行输出数据的第一串行器电路，其中第一串行器电路在操作模式期间生成串行输出数据。复制电路可以包括被配置为在操作模式期间接收并行测试模式并生成校准输出数据的第二串行器电路。后台校准可以在操作模式期间连续或定期运行。所述方法还可以包括配置校准电路以接收输入时钟信号的多个时钟相位，并将校准电路生成的校正时钟信号耦接到主电路的第一控制端和复制电路的第二控制端。
[0139]
校准电路还可以被配置为在前台校准模式期间接收复制电路的输出以确定初始复制校准码，并且被配置为在后台校准模式期间接收复制电路的输出以确定更新的复制校准码。所述方法还可以包括确定初始复制校准码和更新的复制校准码之间的差别。基于主电路的初始校准码以及初始复制校准码与更新后的复制校准码之间的差别，校正控制信号随后可以被提供给主电路和复制电路，其中校正控制信号包括校正时钟信号。
[0140]
图11-13中阐述的电路和方法可以扩展到由于输入模式约束(例如不能暂停向主电路输入数据以执行校准)而需要复制路径的任何校准方案。此外，通过使用前台校准及随后使用复制路径来跟踪由于操作环境变化而导致的任何系统变化，可以避免任何失配问题。所述电路和方法可用于任何类型的电路，其中环境变化(例如电压和温度)导致实际电路和复制电路的路径中的确定性的和单向的变化。
[0141]
图14描绘了用于校准接收并行数据并生成串行数据的串行器电路的电路装置1400的另一框图。主串行器电路1402和复制串行器电路1404(在此作为4:1串行器电路的示
例示出)被配置为接收并行数据并生成串行数据。更具体地，主串行器电路1402被配置为在输入1406处接收并行输入数据并在输出1410处生成串行数据。主串行器电路1402被用于在串行器电路的正常操作期间(即，串行器电路在执行前台校准后的操作)接收并行输入数据。复制串行器电路1404被配置为在输入1412处接收校准数据并在输出1414处生成串行化数据。
[0142]
选择电路1416(以示例方式示出为多路复用器)被配置为在输入1418处接收主串行器电路1402的输出，以及在输入1420处接收复制串行器的输出。被提供给控制输入1422的选择控制信号在输出1424处生成被耦接到输入1418的信号或被耦接到输入1420的信号中选择的一个。校准电路1426被耦接以接收在选择电路1416的输出处生成的选择的信号，其中校准电路1426生成被提供给选择电路1416的控制输入的选择控制信号。校准电路还接收输入时钟信号，这里作为示例示出为时钟信号的四个同相和正交(i和q)相位1428，指定为clk0、clk90、clk180和clk270。校准电路1426在输出1430处生成可具有不同电气特性(例如偏移电压、时序失配、频率、相位或阻抗)的输出时钟信号(例如校正时钟信号)并提供给选择输入1432和1434。校准电路1426可以生成如下更详细描述的校正码。例如，输出时钟信号可以是延迟时钟信号。由校准电路生成的输出时钟信号可以如以上参考图3-10所描述的那样生成。
[0143]
因此，具有4到1mux的图14的电路装置可用于由4t时钟的4个相位(0、90、180、270)定时的发送器的最终串行化阶段，其中t是位周期。仅使用用于4到1串行化的4t时钟在时钟生成和传播方面提供了大量节能，因为它消除了对更高频率时钟的需要。但是，如上所述，该拓扑中存在需要被校准掉的固有iq失配。由于固定输入模式可能有利于校准4到1mux，所以可以使用复制路径，因此校准可以一直持续运行以跟踪例如电压和温度漂移。
[0144]
图15描绘了用于校准接收并行数据并生成串行数据的串行器电路的电路装置1500的另一框图。图15的实施方式类似于图14的实施方式，但包括第一级串行器电路1502，作为示例显示为n:4串行器，其被配置为在多个输入1504处接收并行输入数据并在输出1506处生成输出。第一级串行器1502的输出1506被提供给串行器电路1508的输入，这里作为示例显示为4:1串行器电路，其中响应于提供给串行器电路1508的控制输入1512的时钟信号，在输出1510处生成串行化输出数据。
[0145]
复制串行器电路1514被配置为在输入1516处接收输入信号，作为示例显示为固定输入码型“1010”，其输出响应于提供到控制端1520的时钟信号在输出1518处产生。串行器电路1508的输出1510和复制串行器1514的输出1518在输入1524和1526处耦接到选择电路1522，这里作为示例示出为多路复用器的。提供给控制端1528的选择控制信号使得能够选择提供给输入1524和1526的信号之一，其在输出1530处生成并耦接到校准电路1532。
[0146]
校准电路1532包括iq检测电路1534和iq校正电路1536。在图16中示出了iq检测电路1534的一个例子，在图17中示出了iq校正1536的一个例子。虽然图16和17的电路以示例的方式示出，但应当理解可以实现其他iq检测和iq校正电路。校准电路1532被适配成接收输入时钟1538(ck0、ck
90
、ck
180
、ck
270
)，并在输出1540处生成耦接到控制端1512和1520的校正时钟信号以选择到被耦接到选择电路1522的主串行器电路1508和复制串行器电路1514的输入。也就是说，作为校准过程的一部分，校正时钟信号至少被提供给主电路，使用校准电路1532基于检测到的iq失配和校正的iq失配来启用主电路的操作。iq检测电路1534和iq
校正电路1536可以在图5的ddc电路500中实现以生成同相-到-正交对齐。
[0147]
图16描绘了可以提供iq失配检测的电路的示例性框图，以检测时钟信号(i(ck0)、q(ck
90
)、ib(ck
180
)、qb(ck
270
))的同相和正交相位中的失配。iq检测电路1600包括第一检测块1602和第二检测块1604。第一检测块1602包括输出节点1605，其耦接到电阻器1606(具有耦接到功率参考节点的第二端)的第一端以及耦接到电容器1607(具有被耦接到接地节点的第二端)的第一端。第一检测块还包括在节点1605和节点1608之间的多个信号路径，其耦接到提供到地的电流路径的电流源1610。多个信号路径包括具有第一晶体管1611的第一信号路径，第一晶体管1611具有被耦接以接收i时钟信号的栅极，第一晶体管1611与第二晶体管1612串联耦接，第二晶体管1612具有被耦接以接收qb时钟信号的栅极。第二信号路径包括具有第一晶体管1614，第一晶体管1614具有被耦接以接收qb时钟信号的栅极，第一晶体管1614与第二晶体管1616串联耦接，第二晶体管1616具有耦接以接收i时钟信号的栅极。第三信号路径包括具有第一晶体管1618，第一晶体管1618具有耦接以接收q时钟信号的栅极，第一晶体管1618与第二晶体管1620串联耦接，第二晶体管1620具有耦接以接收ib时钟信号的栅极。第四信号路径包括第一晶体管1622，第一晶体管1622具有耦接以接收ib时钟信号的栅极，第一晶体管1622与第二晶体管1624串联耦接，第二晶体管1624具有耦接以接收qb时钟信号的栅极。
[0148]
第二检测块1604包括输出节点1625，其耦接到电阻器1626(具有耦接到电源参考节点的第二端)的第一端并且耦接到电容器1627(具有耦接到接地节点的第二端)的第一端。第二检测块1604的多个信号路径包括具有第一晶体管1630的第一信号路径，第一晶体管1630具有耦接以接收i时钟信号的栅极，第一晶体管1630与第二晶体管1632串联耦接，第二晶体管1632具有耦接以接收q时钟信号的栅极。第二信号路径包括第一晶体管1634，第一晶体管1634具有耦接以接收q时钟信号的栅极，第一晶体管1634与第二晶体管1636串联耦接，第二晶体管1636具有耦接以接收i时钟信号的栅极。第三信号路径包括第一晶体管1638，第一晶体管1638具有耦接以接收qb时钟信号的栅极，第一晶体管1638与第二晶体管1640串联耦接，第二晶体管1640具有耦接以接收ib时钟信号的栅极。第四信号路径包括第一晶体管1642，第一晶体管1642具有耦接以接收ib时钟信号的栅极，第一晶体管1642与第二晶体管1644串联耦接，第二晶体管1644具有耦接以接收qb时钟信号的栅极。检测电路1646耦接到节点1605和1625以检测节点中的电压差。如果i和q完全平衡，则电压相同。如果不是，则i和q时钟信号被校正。根据一种实施方式，例如可以使用图17的iq失配校正电路来校正i和q信号。
[0149]
图17描绘了可以提供iq校正的电路1700的示例性框图。电路1700包括适配成校正时钟ck_i的第一电路1701和适配成校正时钟ck_q的第二电路1702。第一电路1701包括适配成基于输入时钟信号生成延迟时钟信号的第一系列晶体管1703。更具体地，p沟道晶体管1704耦接在参考电压和第二p沟道晶体管1706之间。如图所示，n沟道晶体管1708也与晶体管1706串联耦接，并且包括栅极，该栅极被耦接到晶体管1706的栅极。n沟道晶体管1710被耦接到晶体管1708。晶体管1704包括配置为接收数模转换器(dac)1712的输出的栅极，并且晶体管1710配置为接收dac 1714的输出。电路1701还包括一系列反相器1716-1720，用于生成各种延迟的校正输出信号，其中t1在反相器1716的输出处产生，t2在反相器1717的输出处产生，t3在反相器1718的输出处产生，并且t4在反相器1720的输出处产生。晶体管1706和
1708的栅极在反相器1716的输出处耦接在一起，而晶体管1706的漏极和晶体管1708的漏极在反相器1717的输出处耦接在一起。
[0150]
第一电路1701包括适配成基于输入时钟信号生成延迟时钟信号的第二系列晶体管1722。更具体地，p沟道晶体管1724耦接在参考电压和第二p沟道晶体管1726之间。如图所示，n沟道晶体管1728也与晶体管1726串联耦接，并且包括栅极，该栅极被耦接到晶体管1726的栅极。n沟道晶体管1730耦接到晶体管1728。晶体管1724包括被配置为接收数模转换器(dac)1732的输出的栅极，并且晶体管1730被配置为接收dac 1734的输出。晶体管1726和1728的栅极在反相器1717的输出处耦接在一起，而晶体管1726的漏极和晶体管1728的漏极在反相器1717的输出处耦接在一起。第二电路1702以与第一电路1701相同的方式配置，但被适配成接收时钟信号ck_q。
[0151]
反相器1716-1720引入与第一电路1701和第二电路1702的输入的时钟边沿相关联的延迟以消除iq失配。dac 1712、1714、1732和1734代表用于改变时钟沿的上升沿和下降沿的数字代码。可以使用图16的iq检测电路以迭代方式调整数字代码以减少或消除iq失配。
[0152]
图18描绘了示出作为大小(n)的函数的失配关于仿真和1/sqrt(n)的图表，其中n与复制电路的大小相关联。如图18所示，时序失配与1/sqrt(area)成反比，通过增加尺寸来减少失配是一项耗能的任务。例如，要将时序失配减少到1/2，面积必须增加到4倍。使用两级校准过程的电路和方法消除了对为了减少时序失配而实施的大型复制电路的需求。此外，表1中所示的仿真结果表明使用2阶段校准过程的好处，例如减少基于vt跟踪的iq失配。仿真测量了存在随机失配的4到1mux iq误差。当与没有复制路径跟踪的vt漂移相比时，在具有复制路径vt跟踪的情况下，平均iq误差从～300fs减少到～100fs，并且sigma值从～130fs减半到～60fs。
[0153][0154]
表1
[0155]
图19描绘了示出执行电路校准的方法的流程图。根据图19的方法执行了两步校准过程，包括：包括前台校准模式的第一校准模式和包括后台校准模式的第二校准模式。前台校准模式是在被校准的电路在操作模式下运行之前执行的。例如，串行器电路的操作模式将是当串行器电路接收转换为串行数据的并行数据时。后台校准模式在被校准电路的操作
模式期间执行。图19的方法可以使用如上所述的图11、14和15的电路，或一些其他合适的电路来实现。
[0156]
在方块1902处，启用前台校准。例如，响应于具有被校准的电路的设备的启动或复位，或者在被校准的电路的启动或复位期间启用前台校准。在方块1904处，“复制”信号被设置为0，指示要对与被校准的电路相关联的数据执行iq检测(即，主电路接收数据并在前台校准期间对数据执行校准)。举例来说，例如上面参考图11、14和15所描述的，可以将复制信号提供给选择电路的选择控制端，该选择电路被配置为接收主电路或复制电路的输出。然后在方块1906处对主电路执行iq检测。例如，如上面参考图16所描述的，在iq检测期间，可以检测时钟信号的不同相位的时钟边沿的变化，之后在迭代过程中执行iq校正(例如上面参考图17所描述的)，其中在方块1910处执行iq校正。因此，然后在方块1908确定是否对主电路完成了iq校正。如果时钟信号的不同相位的时钟沿中的变化可能需要校正，这表明可能还需要对路径进行iq校正，则将在方块1910处执行iq校正。针对主电路校正的iq校正完成后，在方块1912处将主电路初始校正码(例如，其可以是iq校正码)设置为等于n。如下文将更详细描述的，初始校正码n代表当前校正码，其可在主电路的操作模式期间基于后台校准期间复制电路中的变化来调整或更新。
[0157]
然后在方块1914处复制信号被设置为“1”，以通过在方块1916处重置复制校正码来执行针对复制电路的iq校正，复制校正码可以是例如复制iq校正码，并且在方块1918处执行与复制电路相关联的iq检测。然后在方块1920处确定针对复制电路的iq校正是否完成。如果没有，则在方块1922处执行iq校正，且随后在方块1918处以迭代过程执行iq检测，直到iq失配已被校正。在方块1920处确定针对复制电路的iq校正完成之后，在方块1924处将复制校正码(可以是复制iq校正码)设置为r0，其中r0代表复制电路的初始复制校正码。如下文将更详细描述的，复制电路的初始复制校正码可用于确定复制电路中例如由于电压或温度引起的变化，其中复制电路中检测到的变化用于更新或校正用于主电路的校正码。
[0158]
更具体地，在方块1924处确定复制校正码之后，在方块1926处启用后台校准。然后在方块1928处对复制电路执行iq检测，并确定主电路的iq校正码是否应该在方块1930处更新。也就是说，如果基于iq检测步骤1928的复制校正码中没有变化，则主电路的校正码在方块1932处保持在n，并且该过程在方块1928处执行iq检测。然而，如果在方块1930处确定iq码更新是必要的，则在方块1934处将更新的复制校正码(其可以是更新的iq复制校正码)设置为等于rn。然后在方块1936处将主电路的更新的校正码(其可以是更新的iq校正码)设置为nnew＝n+(rn-r0)，并且在方块1938处执行iq校正。因此，图19的方法基于在主电路的操作模式期间复制电路的操作中的变化来近似主电路的校正码中的变化，该变化可能是由于例如电压或温度的变化引起的。因此，为了规避由时序失配强加的尺寸限制，可以实施两阶段校准方案。校正码可用于控制和生成提供给主电路和复制电路的控制信号，例如控制提供给主电路和复制电路的时钟信号，其中上升沿和下降沿可以例如如图17中所描述的那样使用dac值进行调整。虽然在图19中以示例的方式描述了iq校正码和iq校正，但是应当理解，图19的方法可以涉及响应于检测对任何类型的电路操作的校正需求而被提供给主电路和复制电路的任何类型的校正码。
[0159]
已经描述了许多实施方式。然而，应当理解可以进行各种修改。例如，如果所公开技术的步骤以不同顺序执行，或者如果所公开系统的组件以不同方式组合，或者如果所述
组件补充有其他组件，则可以获得有利的结果。因此，其他实施方式也涵盖在以下权利要求的范围内。