基于VCO实现的Sigma-Delta调制器及音频设备的制作方法

本发明涉及模数转换集成电路技术领域，具体涉及一种基于vco实现的sigma-delta调制器及音频设备。

背景技术：

随着半导体工艺的迅速增长，sigma-delta调制器应用于音频信号，音频信号通过麦克风得到模拟信号，模拟信号通过量化、积分，进一步将处理后的模拟信号转化为数字信号输出。

sigma-delta调制器是用于进行模拟-数字转换，数字-模拟转换或数字-数字转换的电子电路，并且sigma-delta数据转换技术已经被广泛应用在低到中频带宽、高精度、低压低功耗的有线和无线通信系统中。在各种sigma-delta调制器(sdm)的结构中，多位拓扑因其更低的量化噪声水平和更高的稳定性，相比单位拓扑具有明显的优势。然而，多位结构中反馈数模转换器(dac)内部组件的失配引起的非线性问题，严重制约了其性能。

sigma-delta调制器主要基于模拟信号的处理量化，而模拟信号的处理在低压(1v)时无法工作，在芯片测试设计和验证过程以及低功耗无法有效进行。

请参考图1，为一个单端输入二阶(secondorder)sigma-deltaadc的传统行为级(behaviorallevel)时间域架构图。其中，vin(t)是模拟电压输入，可以是一个正弦波(sinewave)或是音频讯号或是无线电讯号，t是时间参数，clk是采样时钟，按设计不同可以是几兆赫兹，几十兆赫兹，甚至是几百兆赫兹等。积分器1a和1b构成两级积分器，其中，1a是第一级积分器，a1是第一级积分器1a参数配置；1b是第二级积分器，a2是第二级积分器1b的参数配置，传统架构中积分器都是以运放电路搭载c电容来实现积分功能,辅以电阻r为输入从电压转换成电流，把电荷积分存到电容c；

模数转换器1c和模数转换器1d中，1c是第一级反馈回路dac跟vin(t)输入讯号做相减，误差讯号送到积分器1a做第一级积分计算，b1是dac的参数配置；1d是第二级反馈回路dac跟第一级积分器输出讯号做相减，误差结果送到第二级积分器计算，b2是dac的参数配置，结果送到模数量化器1e把讯号数字量化后输出，量化比特输出再回送到模数转换器1c、模数转换器1d进行数模转换。整个闭环过程通过a1、a2、b1、b2参数配置及采样时钟频率fs产生二阶deltasigma噪声整形调制(noiseshapingmodulation)。

请参考图2，为单端输入二阶sigma-deltaadc的s域架构图，其由在图1的基础上，将时间域的积分器通过拉普拉斯变换转换成s域的积分器。

请参考图3，为单端输入二阶sigma-deltaadc的另一种结构示意图，相对于图2，图3中，进一步把参数a1、a2、b1、b2转换成输入电阻r1，dac输出电流idac1，第一级积分器以c1寄存电荷，第二级输入电阻r2，dac输出电流idac2及第二级积分器以c2寄存电荷。

请参考图4，为传统的两路差分运放电路搭载rc的差分电路架构图，相对于图3，单端输入信号的架构图进一步转换成以传统两路差分运放电路搭载rc的差分电路架构图，其中模拟差分讯号输入为正端vinp(t)及负端vinn(t)，原来的图1的积分器1a转变为图4的2a，图1的积分器1b转变为图4的2b，图4的2c是差分输出dac，输出正负端电流idac1p、idac1n，实践电路可以是一位比特数模转换器(single-bitdac)或者多位比特数模转换器电路(multi-bitdac)，图4的2d也是差分输出dac，输出正负端电流idac2p、idac2n，可以是一位比特数模转换器(single-bitdac)或者多位比特数模转换器(multi-bitdac)，图4的2e是差分输入adc，可以是一位比特模数转换器(single-bitadc)或者多位比特模数转换器(multi-bitadc)输出。

图1中的参数可以利用图4中的电气参数计算得到，具体地，参数b1值可以利用dac2c的最终参考电流值idac1p/idac1n，按dac2c是否一位比特或多位比特来计算取得，参数b2值可以利用dac2d的最终参考电流值idac2p/idac2n，按dac2d是否一位比特或多位比特来计算取得。参数a1可以利用r1,idac1p/idac1n及c1值来计算取得，参数a2可以利用r2、idac2p/idac2n及c2值来计算取得。

请参考图5，为一个传统的运放电路实践示例，具体而言，图5是图4中积分器2a的一个详细运放电路实践例子，图4的积分器2a与积分器2b实践电路上可以基本相同，只是管子的尺寸及所需要的偏置电流有所不同，一般来说，积分器2a的运放所需求的开环增益及带宽都会比积分器2b高。

从图5例子来看，积分器2a是一个二级运放电路、一个共模反馈电路所构成，举个例子，16nm工艺中运放电路的阈值电压vth大概是0.4v，上管和下管饱和电压vdsat在保证pvt变化下至少取值为0.20v,那这个二级运放所需要的电压裕度(voltageheadroom，电压裕度就是指电压合理的波动范围)至少为vgs+2*vdsat＝vth+3*vdsat＝0.4+3*0.2＝1.0v，(vgs是栅极相对于源极的电压)。可见，如果同时需要满足高带宽，高增益及低功耗的情况下，整个运放设计在电压1.0v下就会变得很困难了。

另外，工艺器件匹配对性能指标如sndr(信噪失真比)，sfdr(无杂散动态范围)有极大影响，特别是在图5所示的运放电路中的mn1及mn2，还有所谓正负链路中的管子之间都需要在版图及生产过程中预先匹配好，然而纳米或超纳米的工艺制造在过程中出现器件不匹配的情况越来越常见，导致模拟运放电路在管子尺寸上需要放弃面积的考量而加大尺寸来防止器件不匹配的情况出现。

请参考图6，为一个传统的dac电路实现例子，具体而言，图6是图4中的数模转换器2c实现例子，当中图6是一个从0号到7号总共8个3-bitdac子电路实现，如果是一比特位dac，那只需要0号dac子电路就可以完成dac。刚才提到的idacp/idacn可以通过式子idacp＝n*(vrp-vrn)/rfb计算得到；(idacp、idacn互为差分电流，幅值相同，相位相反)其中系数n是dac子电路个数，这里是8个，rfb是子电路中的电阻，vrp是正参考电压，vrn是负参考电压。

对于传统的技术方案：在低电压且纳米或超纳米工艺下，mosfet管子的内在增益变得越来越小，运放电路需要通过多级(multi-stage)或多层共基(multi-cascode)设计方法来满足开环增益(openloopgain)及高带宽(highbandwidth)等设计要求，考虑市场需求设计，同时需要低功耗面积小的前提下，设计难度越来越大，影响芯片交付时间。

传统模拟电路不管是单端或差分设计，对工艺器件之间匹配要求非常严格，在低电压且纳米或超纳米工艺下，器件之间的工艺不匹配(processmismatch)情况越来越常见，一旦出现运放中的管子间尺寸工艺不匹配，dac电路中电阻或者电流境之间尺寸工艺不匹配，都会导致芯片性能下降，其中一个明显情况就是在频率域中出现二阶，三阶或者更高阶谐波，测试指标中的两个常用的关键指标包括信号噪声及失真比(signal-to-noise+distortion)或无杂散动态范围(spuriousfreedynamicrange)因此明显下降。

高带宽设计同时要满足低功耗的需求在市场上变得越来越普遍，在低电压及纳米或超纳米工艺下，模拟电路需要同时满足这两个要求让设计越来越困难，在高速采样时钟的情况下，运放电路、adc电路、dac电路的建立时间(settlingtime，建立时间就是对于一个振荡的信号稳定到指定的最终值所需要的时间)越来越小，为了满足建立时间设计需要，往往需要减小器件尺寸(即减少寄生电容)或者增大偏置电流或电压来满足建立时间设计需要。这样，工艺不匹配情况因尺寸减小变得更严重，同时功耗也有可能会增大，产生设计上的功耗与芯片面积的矛盾。如果建立时间不能满足，都会导致芯片性能下降，在频率域中出现二阶，三阶或者更高阶谐波，导致信号噪声及失真比(signal-to-noise+distortion)或无杂散动态范围(spuriousfreedynamicrange)一样明显下降，影响芯片最终交付时间质量。

因此，提供一种新的sigma-delta调制器，使得调制器在低电压及纳米或超纳米工艺下能够继续工作，稳定调制器的性能成为亟待解决的技术问题。

技术实现要素：

基于上述现状，本发明的主要目的在于提供一种新的sigma-delta调制器，使得调制器在低电压及纳米或超纳米工艺下能够继续工作，稳定调制器的性能。

为实现上述目的，本发明采用的技术方案如下：

第一方面，本发明实施例公开了一种基于vco实现的sigma-delta调制器，包括：

vco振荡器，用于接收输入信号，并根据输入信号来产生累计输出数字信号，其中，累计输出数字信号为输出相位或输出频率；

数字相位量化器，连接至vco振荡器的输出端，数字相位量化器用于在相位量化采样周期内累计输出数字信号，得到相位量化数值；

第一数字积分器，连接至数字相位量化器的输出端，第一数字积分器用于将相位量化数值转化为数字比特，并输出数字比特，数字比特为输入信号各个频率的二进制数值；

第二数字积分器，其输入端连接至第一数字积分器的输出端，以接收数字比特；第二数字积分器的输出端负反馈至第一数字积分器的输入端，以使数字相位量化器输出的累计输出数字信号与第二数字积分器的反馈信号进行比特位相减，相减后的比特位信号作为第一数字积分器的输入信号。

可选地，vco振荡器包括多个级联的反相器，其中：

当前级反相器的输入端连接至上一级反相器的输出端，当前级反相器的输出端连接至下一级反相器的输入端；

尾级反相器的输出端连接至首级反相器的输入端；

输入信号为差分信号，首级反相器的输入端分别接收差分信号；

累计输出数字信号为各级反相器的输出数字信号，以使数字比特的位数与级联的反相器的数量相同。

可选地，多个级联的反相器共用同一个vco控制信号，vco控制信号用于调节vco振荡器的自由运行频率。

可选地，还包括：

vco控制模块，连接至vco振荡器，vco控制模块用于向vco振荡器提供vco控制信号，vco控制信号用于调节vco振荡器的自由运行频率。

可选地，vco控制模块包括：电阻r1和电阻r2，其中：

电阻r1的一端接收vco振荡器的控制电压，控制电压为正弦波信号；

电阻r1的另一端连接至电阻r2的一端，其中，电阻r1与电阻r2的连接端连接至vco振荡器，以向vco振荡器提供vco控制信号；

电阻r2的另一端接地。

可选地，vco控制模块包括：nmos管，其中：

nmos管的控制极接收vco振荡器的控制电压，控制电压为正弦波信号；

nmos管的第一极接地，第二极连接至vco振荡器，以向vco振荡器提供vco控制信号。

可选地，第一数字积分器包括：

第一缓冲器，其输入端连接至数字相位量化器的输出端；

第二缓冲器，其输入端连接至数字相位量化器的输出端；

触发器，其输入端连接至第二缓冲器的输出端；

触发器的输出端与第一缓冲器的输出端连接，输出数字比特。

可选地，触发器的输出端负反馈至触发器的输入端。

可选地，还包括：

可编程增益放大器，连接在输入信号和vco振荡器之间，可编程增益放大器用于对输入信号进行均一化处理；

vco振荡器用于接收均一化处理后的输入信号。

可选地，还包括：

比特位截取器，连接至第一数字积分器的输出端，比特位截取器用于对第一数字积分器输出的数字比特截取高位，得到截取后的数字比特。

第二方面，本发明实施例还公开了一种音频设备，包括：

上述第一方面公开的基于vco实现的sigma-delta调制器。

【有益效果】

根据本发明实施例公开的一种基于vco实现的sigma-delta调制器及音频设备，通过vco振荡器来接收输入信号，可以通过输出相位或输出频率来表征输入信号，而后通过数字相位量化器得到相位量化数值，第一数字积分器将相位量化值转化为数字比特输出。在vco振荡器接收输入信号后，可以输出与输入信号幅值相关的数字信号，而vco振荡器本身是与频率相关的调制器，因此，实现了通过数字电路来实现模数转换，并且，数字相位量化器、第一数字积分器均为数字电路，由此，实现了sigma-delta调制器的全数字化设计。相对于模拟电路，数字电路主要以时钟采样点数字比特位运行，不特别受限于电压值，不需要再关注运放电路中的开环增益问题，没有模拟电路中以电压点或电流点运行，避免了电压不同的情况下，导致模拟电路产生性能下降或芯片之间性能不稳定。也就是，由于数字电路不依赖于电压值，从而使得sigma-delta调制器在低电压及纳米或超纳米工艺下能够继续工作，稳定调制器的性能。

此外，第二数字计分器负反馈至第一数字积分器的输入端，使得数字相位量化器输出的数据比特可以与负反馈信号直接进行减法处理得到误差值，从而，可以闭环产生整体二阶或者更高阶的sigma-delta调制器。

本发明的其他有益效果，将在具体实施方式中通过具体技术特征和技术方案的介绍来阐述，本领域技术人员通过这些技术特征和技术方案的介绍，应能理解所述技术特征和技术方案带来的有益技术效果。

附图说明

以下将参照附图对根据本发明实施例进行描述。图中：

图1为一个单端输入二阶sigma-deltaadc的传统行为级时间域架构图；

图2为单端输入二阶sigma-deltaadc的s域架构图；

图3为单端输入二阶sigma-deltaadc的另一种结构示意图；

图4为传统的两路差分运放电路搭载rc的差分电路架构图；

图5为一个传统的运放电路实践示例；

图6为一个传统的dac电路实现例子；

图7为本实施例公开的一种基于vco实现的sigma-delta调制器结构示意图；

图8为vco振荡器的输出特性曲线图；

图9为本实施例公开的一种vco振荡器结构示意图；

图10为本实施例公开的另一种vco振荡器结构示意图；

图11为本实施例公开的一种vco控制模块结构示意图；

图12为本实施例公开的一种基于vco实现的sigma-delta调制器具体结构示意图；

图13为本实施例公开的一种相位采样、解码过程示例示意图。

具体实施方式

为了使得调制器在低电压及纳米或超纳米工艺下能够继续工作，稳定调制器的性能，本实施例公开了一种基于vco(voltage-controlledoscillator即压控振荡器)实现的sigma-delta调制器，请参考图7，为本实施例公开的一种基于vco实现的sigma-delta调制器结构示意图，该sigma-delta调制器包括：vco振荡器1、数字相位量化器2、第一数字积分器3和第二数字积分器5，其中：

请参考图7，vco振荡器1用于接收输入信号，并根据输入信号来产生累计输出数字信号，其中，累计输出数字信号为输出相位或输出频率。请参考图8，为vco振荡器的输出特性曲线图，图中，电压uc为0时的角频率ωfr称为自由运行角频率；kvco为电压与频率之间的增益值，从图8可知，vco振荡器的输出频率与电压uc相关。本实施例中，利用了vco振荡器的工作原理来实现根据输入信号产生累计输出数字信号。具体而言，vco振荡器其通过不同输入电压来产生累计输出相位或不同输出频率，输出波形的相位变化越快，波形的频率越高(也就是，波形越紧密)。在具体实施例中，请参见图8，vco振荡器对应方程式关系为：ωosc＝kvcovctrl+ωfr，其中，ωosc是输出频率(rad/s)，ωfr是自由运行频率，vctrl为控制电压，可见，vco是一个频率调制器。

关于输出相位，在s域中，相位值是频率值的积分，也就是对频率值积分得到相位值，具体地，φosc(s)＝ωosc/s，即，φosc(s)＝kvcovctrl(s)/s，可见，vco本身是一个相位积分器，通过计算不同电压输入下的vco相位值来表达的一个相位积分器。

本实施例中，以累计输出数字信号为输出相位为例进行说明。

请参考图7，数字相位量化器2连接至vco振荡器1的输出端，数字相位量化器2用于在相位量化采样周期内累计输出数字信号，得到相位量化数值。具体地，相位量化采样周期clk＝fs，数字相位量化器(quantizer/counter)用来计算在一个clk＝fs采样周期内vco所产生的相位量化数值。

请参考图7，第一数字积分器3连接至数字相位量化器2的输出端，第一数字积分器3用于将相位量化数值转化为数字比特，并输出数字比特，数字比特为输入信号各个频率的二进制数值。在具体实施例中，第一数字积分器3可以是数字积分器，也可以是数字滤波器。本实施例中，第一数字积分器3(数字积分器或数字滤波器)取代了传统架构中的第二级以模拟运放电路及rc为基础的电荷积分器，因第一数字积分器3的输入已经是数字量化数值，数字信号量化的为相位数值，得到输入信号各个频率的二进制数值。需要说明的是，图7中，第一数字积分器3内的公式只是示例性的描述，公式本身不能视为对本申请方案的限定，其中，m为整数。

在可选的实施例中，vco振荡器1包括多个级联的反相器，请参考图9，为本实施例公开的一种vco振荡器结构示意图，其中，图9示例性地示意出了4个级联的反相器(delay)，编号为“0”、“1”、“2”、“3”，也就是，图9示例了以差分反相器为基础单元的4级差分vco结构，非常合适在低电压(vdd<1.0v)中运行。其中：当前级反相器(delay)的输入端连接至上一级反相器(delay)的输出端，当前级反相器(delay)的输出端连接至下一级反相器(delay)的输入端；尾级反相器(delay)的输出端连接至首级反相器(delay)的输入端；输入信号为差分信号，首级反相器的输入端分别接收差分信号。本实施例中，累计输出数字信号为各级反相器的输出数字信号，以使数字比特的位数与级联的反相器的数量相同。具体地，请参考图9，当中有第一级(编号为0)至第四级(编号为3)反相器以正负端交叉形式连线在一起，其他是上一级正端输出连接至当前级正端输入，负端输出连接当前级负端输入，产生总共8个相位输出(ph0-ph7)，8个相位输出(ph0-ph7)给数字相位量化器2以clk＝fs采样后产生8个1或0的数值，具体地，通过或不通过相位解码器得到二进制数值。

请参考图10，为本实施例公开的另一种vco振荡器结构示意图，其中，图10示例性地示意出了16个级联的反相器(delay)，编号为“0”、“1”、“2”、“3”……“12”、“13”、“14”、“15”也就是，图10示例了以差分反相器为基础单元的16级差分vco结构，产生总共32个相位输出(ph0-ph7)，32个相位输出(ph0-ph31)给数字相位量化器2以clk＝fs采样后产生32个1或0的数值。

在具体实施过程中，相位数量越多，相位精度越准确，sigma-deltaadc性能越好。

本实施中，以vco振荡器电路结构取代传统模拟运放电路、rc电路作为积分器，通过vco结构，可以以数字反相器为基础单元建立多级vco电路产生多相位输出，通过对每级反相器相位采样得到对应vco输入电压的相位比特值。

需要说明的是，虽然说vco电路可以被认为是模拟电路的一种，但本实施例中，vco振荡器电路设计只是以数字反相器为基础单元，通过差分串联得出每个反相器输出的相位，对电压要求与一个普通的反相器基本相同，有别于其他模拟电路在低电压或在纳米级或超纳米级工艺中的性能设计限制，所以vco振荡器特别适合在低电压环境下工作。

请参考图9和图10，多个级联的反相器共用同一个vco控制信号，vco控制信号用于调节vco振荡器的自由运行频率，在具体实施过程中，各个反相器可以连接至同一路vco控制信号来实现各个反相器共用同一个vco控制信号。本实施例中，多个级联的反相器共用同一个vco控制信号，可以实现各个反相器的同步控制。

请参考图9和图10，基于vco实现的sigma-delta调制器还包括：vco控制模块4，vco控制模块4连接至vco振荡器。具体地，vco控制模块4用于向vco振荡器1提供vco控制信号，vco控制信号用于调节vco振荡器的自由运行频率。

在一种实施例中，请参考图9和图10，vco控制模块4包括：电阻r1和电阻r2，其中：电阻r1的一端接收vco振荡器的控制电压vctrl，本实施例中，控制电压vctrl为正弦波信号；电阻r1的另一端连接至电阻r2的一端，其中，电阻r1与电阻r2的连接端连接至vco振荡器，以向vco振荡器提供vco控制信号；电阻r2的另一端接地。本实施例中，vco控制信号为控制电压vctrl产生的输入电流与偏置电流之和或差，具体地，通过r2电阻来产生偏置电流值ib＝vb/r2，控制电压vctrl在通过r1后产生输入电流正ictrl+或负电流ictrl-，然后与ib相加或者相减来最终控制vb端的电流总量来控制vco振荡器的自由运行频率。

需要说明的是，虽然有电阻r1、r2，但电阻r1、r2在版图中可以放在隔壁，电阻值一般可以是10k欧姆为基础，对工艺匹配度可以做的很好，而且没有了电容匹配的影响，所以工艺匹配的影响非常小。

在另一种实施例中，为了避免电阻在工艺上带来的匹配影响，可以通过nmos管来对vco的偏置电流做出控制。请参考图11，为本实施例公开的一种vco控制模块结构示意图，vco控制模块包括：nmos管，其中：nmos管的控制极(例如栅极)接收vco振荡器的控制电压，控制电压vctrl为正弦波信号；nmos管的第一极接地，第二极连接至vco振荡器，以向vco振荡器提供vco控制信号。本实施例中，nmos管的第一极可以是源极，此时，第二极为漏极；当然，nmos管的第一极可以是漏极，此时，第二极为源极。

在具体实施例中，请参考图12，为本实施例公开的一种基于vco实现的sigma-delta调制器具体结构示意图，第一数字积分器3包括：第一缓冲器k1、第二缓冲器k2和触发器dff，其中，第一缓冲器k1的输入端连接至数字相位量化器的输出端；第二缓冲器k2的输入端连接至数字相位量化器的输出端；触发器dff输入端连接至第二缓冲器k2的输出端；触发器dff的输出端与第一缓冲器k1的输出端连接，输出数字比特。在具体实施例中，触发器dff的采样时钟clk＝fs；触发器dff可以是例如sr触发器、d类触发器等，本实施例中，触发器dff优选为d类触发器，d类触发器是最简单的一种触发器，选择输出一个信号，使得在时钟上下沿触发阶段输出一个信号，从而实现了简单的触发输出。

在可选的实施例中，请参考图12，触发器dff的输出端负反馈至触发器dff的输入端，也就是，第一缓冲器k1、第二缓冲器k2输出的信号与反馈信号相减后输入至触发器dff。

请参考图9和图12，第二数字积分器5的输入端连接至第一数字积分器3的输出端，以接收数字比特；第二数字积分器5的输出端负反馈至第一数字积分器3的输入端，以使数字相位量化器2输出的累计输出数字信号与第二数字积分器5的反馈信号进行比特位相减，相减后的比特位信号作为第一数字积分器3的输入信号。在具体实施例中，第二数字积分器5可以是数字积分器，也可以是数字滤波器。本实施例中，第二数字积分器5(数字积分器或数字滤波器)取代了传统架构中的反馈模拟dac，以往因为需要以模拟信号作出相减，所以以往的模拟dac输出口必须连接到模拟运放电路输入口作信号相减产生误差。本实施例中，第二数字积分器5是一个数字积分器输出，在连线方式上，第二数字积分器5直接接到相位量化器2数字输出端，从而，可以确保双方都是以积分器输出为相减基础，也是因为这连线方式的改变，以往的模拟dac电路已经不需要了。需要说明的是，图12中，第二数字积分器5内的公式只是示例性的描述，公式本身不能视为对本申请方案的限定，其中，gf1为增益系数。

本实施公开的基于vco实现的sigma-delta调制器中，vco振荡器1作为第一级积分器对模拟输入信号进行积分计算，然后经过数字相位量化器2进行相位数字采样，得出第一个比特结果表达相位数量，这个比特值与第二数字积分器5反馈的比特值做减法得出误差值，然后误差比特结果输出到第一数字积分器3作为第二级积分器对误差比特进行第二级积分计算，得出第二个数位比特结果。

在采用数字滤波器来实现第一数字积分器3时，数字滤波器可以是一阶滤波器，或者二阶滤波器，甚至更高阶滤波器。数字滤波器的比特结果通过上文提到的第二数字积分器5电路连接至数字相位量化器2的输出端进行减法处理得出误差值，最终闭环产生整体二阶或者更高阶的sigma-delta调制器。

为了使得vco振荡器1更稳定地工作在线性区域，请参考图9和图12，在可选的实施例中，该基于vco实现的sigma-delta调制器还包括：可编程增益放大器(programmablegainamplifier，pga)11，可编程增益放大器11连接在输入信号和vco振荡器1之间，可编程增益放大器11用于对输入信号进行均一化处理；vco振荡器1用于接收均一化处理后的输入信号。

本实施例中，通过可编程增益放大器11来均一化处理输入信号，可以使得vco振荡器1更稳定地工作在线性区域，提高测量精度。传统方案中，通常会采用模拟dac电路来压制vco振荡器1的输入范围，由于模拟dac电路本身对电压也有一定要求，因此，通过用模拟dac电路的方式会浪费vco本身可以输入较大范围的可能性，可见，相对于采用模拟dac电路来压制输入范围的方式，本实施例通过可编程增益放大器11，可以在尽可能保证vco振荡器1的输入范围的前提下，使得vco振荡器1稳定地工作在线性区域。

为了减少数字逻辑设计的面积，在可选的实施例中，请参考图12，该基于vco实现的sigma-delta调制器还包括：比特位截取器6，比特位截取器6连接至第一数字积分器3的输出端，本实施例中，比特位截取器6用于对第一数字积分器输出的数字比特截取高位，得到截取后的数字比特。本实施例中，比特位截取器6可以将第一数字积分器3输出的m位比特截取高位n位，从而减少数字面积，具体地，n＜m，或者保持比特位m＝n。

需要说明的是，通过比特位截取器6，可减少数字逻辑设计的面积，减少运算量，从而降低功耗；但根据设计需求调节截取的位数量，精度要求高时，可以截取多一些数据位数量，即性能最高时m＝n，全部位截取，精度要求较低时，截取部分数据位。

需要说明的是，对于有比特位截取器6的实施例，第二数字积分器5的输入端应该是比特位截取器6输出的信号，也就是，第二数字积分器5的输入端连接至比特位截取器6的输出端。

为便于本领域技术人员理解，相位采样、解码过程，以图9示意的4个反相器为例进行说明，请参考图13，为本实施例公开的一种相位采样、解码过程示例示意图，图9示意了4个反向器，8个相位值输入端，时钟采样的方式为上下沿同时采样，增加采样个数，信号ph1--ph4通过第一个下降沿信号触发输入，当时钟clk信号翻转，则记录下一个反相器的触发输入，信号ph5--ph8通过第一个上升沿信号触发输入，当时钟信号翻转，则记录下一个反相器的触发输入，4个反相器产生8个不同相位的波形(ph0--ph7)，如图13所示。请参考图9、图12，vco产生的频率小于时钟clk＝fs采样频率，例如，可以是fs＝24mhz,而当时vco频率是24/4＝6mhz(不同vco电压输入会产生不同输出频率)，通过d类触发器等方式作为采样器件可以得出图9的8位数字输出(即8相位)，然后经过相位量化器2可以把8相位转换成3位二进制的比特输出，把结果送到第二数字积分器5。

同原理下，如果vco从4个反相器转成16个反相器串联连接(如图10示例)，图10示例的vco便会转换成32个相位波形得出32位数字输出，然后经过相位量化器2可以将32相位转换成5位二进制的比特输出，然后把结果送到第二数字积分器，其中，采样器件相同，只是从8个采样器件转换成32个。

另外，为了便于相位量化器2与第二数字积分器5相减，在可选的实施例中，可以通过一个上下行计算器(up-downcounter)来实现相位量化器2与后续的相减，也就是，相位量化器2加上后面的相减可以在设计上处理成一个上下行计算器(up-downcounter)。

需要说明的是，本实施例中，数字相位量化器2、第一数字积分器3、第二数字积分器5，分别取代了传统架构中经常使用的模拟运放电路，量化器中的模拟adc，反馈电路中的数模转换器及一些工艺中经常使用的原器件如电阻及电容。最终把整体模拟链路转变为数字链路，实现了数字化设计的优势。

整个架构中基于时间域运行及电路设计中以数字电路为基础，而不是传统架构中基于电压/电流模式运行及电路设计中以模拟电路为基础。这两点可以让整个架构特别适合在低电压(<1.0v)及纳米级或超纳米级工艺上应用。不再受制限于传统架构中因电压过低影响模拟电路性能，解决了模拟电路当中存在的上述传统技术缺陷所带来的的问题。具体而言：

第一，解决了传统架构中基于电压模式或电流模式运行时因工作电压下降导致性能下降，设计困难的问题，因为基于时间域/频率域中运行的数字电路以相位或时钟采样点为基准，不特别受限于电压值，不需要再关注运放电路中的开环增益问题，只要工作电压可以让数字电路正常工作便可以，对工艺上的要求相对较低。

第二，整个实践电路全数字化设计，解决了模拟电路在工艺中需要关注的工艺不匹配导致sndr或者sfdr性能下降，因为数字电路主要以时钟采样点数字比特位运行，没有模拟电路中以电压点或电流点运行，避免了因为工艺不匹配或电压不同的情况下，导致模拟电路中的工作点不似预期而产生性能下降或芯片之间性能不稳定。

第三，数字化电路速度一般比模拟电路快，在纳米级或超纳米级工艺中特别明显，而且功耗低，在高带宽及低功耗设计要求下相对模拟电路设计难度低，特别适合使用高速时钟采样，没有了之前模拟电路中需要考量的内在增益要求、建立时间要求等，整个数字设计的安全性，稳定性相对模拟电路更高，同时性能可以在高速采样下得到提升。

第四，数字电路整体功耗一般比模拟电路低，低电压工作环境下功耗更低，更合适在低电压及纳米级工艺中使用，而且可以通过使用更小尺寸而不失性能的情况下让芯片设计面积更小，在不影响性能下缩短最终交付时间，提高芯片之间的稳定性与质量，满足时下快速反应的市场需要。

本实施例还公开了一种音频设备，音频设备可以是耳机、音箱等，也可以是麦克风，还可以是带有麦克风的耳机、音箱等，本实施例公开的音频设备包括：上述实施例公开的基于vco实现的sigma-delta调制器。

根据本发明实施例公开的一种基于vco实现的sigma-delta调制器及音频设备，通过vco振荡器来接收输入信号，可以通过输出相位或输出频率来表征输入信号，而后通过数字相位量化器得到相位量化数值，第一数字积分器将相位量化值转化为数字比特输出。在vco振荡器接收输入信号后，可以输出与输入信号幅值相关的数字信号，而vco振荡器本身是与频率相关的调制器，因此，实现了通过数字电路来实现模数转换，并且，数字相位量化器、第一数字积分器均为数字电路，由此，实现了sigma-delta调制器的全数字化设计。相对于模拟电路，数字电路主要以时钟采样点数字比特位运行，不特别受限于电压值，不需要再关注运放电路中的开环增益问题，没有模拟电路中以电压点或电流点运行，避免了电压不同的情况下，导致模拟电路产生性能下降或芯片之间性能不稳定。也就是，由于数字电路不依赖于电压值，从而使得sigma-delta调制器在低电压及纳米或超纳米工艺下能够继续工作，稳定调制器的性能。

此外，第二数字计分器负反馈至第一数字积分器的输入端，使得数字相位量化器输出的数据比特可以与负反馈信号直接进行减法处理得到误差值，从而，可以闭环产生整体二阶或者更高阶的sigma-delta调制器。

总结来说，本实施例公开的方案具有如下优势：

1.整体架构全数字化，实现了链路数字化的优势，更适合在低电压工作环境中运行；

2.整体架构从电压/电流模式转化成时间域运行，解决了以往电路在低电压工作环境下模拟电路不能工作的情况，本实施例的架构更适合在低电压工作环境中运行；

3.整体架构没有了太多的模拟电路，例如运放电路，模数转换器，数模转换器后，更适合在纳米级或超纳米级工艺中工作；

4.整体架构全数字化，解决了以往模拟电路在纳米级或超纳米级工艺中因为经常出现的器件之间不匹配而导致芯片之间的差异化及性能不稳定性的情况；本实施例的方案中，芯片之间的性能差异化可以得到收敛，从而基本不需要考虑器件匹配，更适合大量生产，质量可以得到有效提升；

5.整体架构没有了太多的模拟电路如运放电路，模数转换器，数模转换器后，更适合在在不同工艺之间作出设计转换，设计来回时间可以大大缩短。

本领域的技术人员能够理解的是，在不冲突的前提下，上述各优选方案可以自由地组合、叠加。

应当理解，上述的实施方式仅是示例性的，而非限制性的，在不偏离本发明的基本原理的情况下，本领域的技术人员可以针对上述细节做出的各种明显的或等同的修改或替换，都将包含于本发明的权利要求范围内。