专利名称：游长受限码不定长调制解调方法及其实现电路的制作方法
技术领域：
本发明属于数字信号处理技术领域，特别是涉及二进制数字信号的调制解调技术。
二进制数字信号的调制与解调技术被广泛应用于数字信号的传输、接收及存储和读取过程中，以减少数字信号在这些过程中产生的误码，提高数据传输、存取的可靠性，在计算机通讯及存储过程中尤为重要。通常采用的编码方式为编码性能较好的(d、k)游长受限码，即在每两个“1”之间“0”的个数受到限制、其最少不得小于编码的下限d，最多不能多于编码的上限k。在这种码中，由于(2、7)码编码后数据串的游长比较均匀，误码率低，且其编码后的码长是编码前码长的整数倍(2倍)，便于输入输出协调处理，因而更多地被应用于计算机外设中，特别是海量存储器-数字光盘存储器中。
目前采用游长受限码的调制、解调方法一般以一个字节长度(一般为8位)作为译码基础，这是由于计算机传输、运算等一般以字节为单位。采用这种整字节的调制、解调方法，由于每次译码的长度是固定的，在实现过程中工作步骤规律强、时序易于设计。但是由于(d、k)游长受限码的码长在码表中是不等长的，例如(2、7)码，其原码码长有二位、三位、四位不同长度，如表1所示，因此任意一个8位字节的数据不能恰好用码表中的码表示，即在固定字长(例如8位)译码中，不能仅用N位信息量译出N位码，而必须考虑上一次译码的结果(剩余位状态，和下一字节起始位的内容等因素)，如
图1所示，因而在译码中，无论是存储器映射法，还是逻辑门法，其译码的输入信息位很多，译码器结构复杂。固定周期越长，其结构越庞大，且输出对输入的延时时间越长(即必须输完固定长度的字位后，才能开始译码)。由中国专利局文献部检索到的几篇专利文献，US-A-4，841，299，US-A-4，618，846，US-A-4，881，075，US-A-4876，541，EP-A2-0，231，736，其方法均属固定码长调制解调的方法，虽实现方式有所不同，但共同的不足之处是结构复杂、应用不灵活，限制了应用领域。为克服上述方法的不足，美国专利(US-A-3，689，899)描述了一种不固定长度译码的调制解调方法。其主要内容为首先串行移位输入W位码(W为码表中最长码的位数)后进行译码，如果其中含有一个码表中的N位码(从最高位查起)，则输出一个与其对应的M位码(M为N位码在码表中对应的码的位数)，并忽略掉其后剩余的已输入的码(即W-N位)，同时记录原码长度N，及译码长度M，并将其分别送入输入，输出位数控制记数器及变换器中。以控制输出寄存器输出位数及输入寄存器在下次译码前应串行移位输入的位数。当再次输入的位数等于N，并且已输出完M位后，译码器开始译下一个码。每次译码前输入的位数等于上一个码的长度。
美国专利′899所描述的调制解调方法虽比固定码长的调制方法有所进步，但在实现变长度译码时，采用了上次译出的输入码的长度来控制本次译码的输入位数，每次译码的输出位位数也要用这次译码的输出码长度来控制。因此，要实现此方法，需加入几个计数器，做为输入输出位数控制，同时在译码器中要设置能够表示输入、输出码长度的足够的状态位。例如，对于最长码为W位长的码表，置入计数器的二进制至少要置N位，N需满足2N≥W+1。由于采用了多个可装载计数器，因而还必须附加上许多时序控制环节，这些因素使译码器及整个调制、解调电路的环节增多，时序复杂化，并使得电路工作的最高速度受到限制。
本发明旨在针对上述调制解调方法的不足之处，提出一种新的非整字节调制解调方法，使其实现电路更简捷合理，译码器结构简单，时序控制电路简化，易于提高编码速度。
本发明提出的不定长度调制解调方法包括以下步骤1)将输入串/并转换器的数据位置全“1”;2)串行移位输入数据，并使译码器使能端开启，从输入第K位后开始译码(K为码表中原码最短位数减1)，若有符合码表的码，则译出与之对应的码，同时译出表示码长的状态位码，若输入数据与码表不相符合，则继续输入下一位数据，直到译出码;3)开启延时控制器，接收所说译码器输出的译码结果及状态位码，根据状态位码控制译码装入输出寄存器的缓冲延时量;4)用可按位装载的并/串转换器做为所说的输出寄存器，通过控制装载数据的位置，实现自动延时输出;5)再将所说的串/并转换器置全“1”，准备接收下一个码。本方法中，缓冲延时量设定为M-N拍，其中M为码表中的最长码的位长，N为所说的译码的位长。由于原码、译码的长度不等，为实现译码的连续工作状态，可选取不同的输入，输出时钟，即设置输入时钟频率与输出时钟频率的比等于输入码长(原码)与输出码长(译码)的比，如图2所示。
采用本发明的这种非固定码长调制解调方法，每次译码器输入的位数不再由上次译码的结果来控制，而是由本次输入的码自身来控制，无需用计数器来保留译码的状态。译码器输出时，用本次译码的状态位来自动控制延时量，而不必用计数器记录输出的位数，这对于(d、k)游长受限码来说，由于码长的种类(状态)数远小于译码的长度(位数)，故而使译码器容量大大减少，结构简单。本发明由于时序简单，可根据码表中输入码与译码的位长关系在输入与输出采用不同时钟频率，实现连续、实时、高速的调制解调工作。本发明提出的这种方法环节简单、易于实现，可广泛应用在计算机通讯及储过程中。
现以(2、7)为译码举例说明本发明的调制解调方法。其标准码表如表1，首先在每次译码前，输入寄存器置全“1”，原码从低位串行移位输入寄存器，译码器能端开启，从输入第二位后开始译码，则译出与之对应的(2、7)码(若为短码，则高位补齐“1”)，同时译出表示码长的状态位码，对于(2，7)码调制，原码码长只有3种状态(即2位、3位、4位)，实际的译码表如表3、4所示。将译码结果装入输出寄存器的同时再将输入寄存器置“1”，准备下一次译码。译码结果由状态位控制的缓冲延时量自动装入输出寄存器后输出，即原二位码(10，11)延时二拍后输出，三位码(010，011，000)延时一拍后输出，四位码则不用延时直接输出。由表1可以看出，当调制时，(2，7)码最长为8位码，即所有码的最低2位恒为零，不必输出，利用这两位作为状态位码，因原码状态只有三种，只需2位码即可表示(01，10，11)，因而在调制时译码器实际上输入端为四位，输出为8位，如表3所示，这由逻辑门阵列极易实现。由于输出位是输入位的2倍，时钟可设计成输出是输入的2倍，以实现输入、输出连续工作。
表1为(2，7)码标准码表表2为本发明所用的(2，7)码及状态位的码表表3为本发明使用的(2，7)码的调制译码表表4为本发明使用的(2，7)码的解调译码表图1为整字节调制解调时的译码关系。
图2为本发明提出的调制/解调方法流程3为本发明的调制/解调方法的实现电路原理图。
图4为本发明的实现电路的一种实施例。
本发明所述的调制解调方法的实现电路原理由可予置“0”或“1”的串/并转换器，原码译码器，可逐位装载的并/串转换器，以及状态译码器四个部分所组成，如图3所示。其中，所说的串/并转换器设有M+K位(M为输入码表中最长位数，K为输入码表中的最短位数减1的位数)，所说的并/串转换器设有N位(N为译出码表中的最长位数)，它们可分别由M+K个及N个D触发器构成，其余部分皆可由逻辑门实现。结合附图，其工作原理述叙如下在译码输入前，将串/并转换器中，从高位起K位置“0”，其余位数置“1”，输入数据在输入时钟的控制下，逐位进入串/并转换器，原码译码器从输入K+1位时开始译码，译码器输出两组数据，一组为译码的结果(QN-1，…Q0)，另一组为表示码长的状态位(Si-1，…S0，其中i为码长度的种类，i满足2i≥M＝1)，状态位码(Si-1，…S0)做为控制信号，当Si-1＝…＝S0＝QN-1＝…＝Q0＝0，则表示不满足码表中的码，不允许译码器输出，而要求继续输入数据，当Si-1，…S0不全为0时，则表示已满足码表中的码，则译出对应的码，QN-1，…Q0，同时将输入串/并转换器重新置“1”，即可开始下一次的译码输入。可控位装载的并/串转换器做为输出寄存器，状态位码Si-1，…S0做为装载信号，控制译出码的装载位置及位数。例如，对于一个r位码，通过状态译码器，控制并/串转换器只装载r位，且装在距最高位DN-1位的距离为N-r的位置上这样，经N-r拍后才输出这个译好的r位码。从而实现了无需计数器的自动延时输出。
本发明上述的实现电路的一种最佳实施例为(2，7)码调制的实现电路，如图4所示结合附图详细描述如下五个D触发器构成所说的可予置串/并转换器，其中D0、D1、D2、D3做为输入数据寄存器，另一个D4与输入数据寄存器级联，做为译码允许控制端。所说的原码译码器由逻辑门实现表3所示实际译码表，即由于表中(2，7)码的八位译码中的最后两位恒为零，不必占用译码器的输入位，只需原译码器的前六位译码结果Q2～Q1直接与输出并/串转换器的输入端相连，输出并/串转换器的最低两位恒接“0”即可实现。原译码器的其余两位输出B，A做为状态位，译出表3中的状态位码。所说输出并/串转换器由8个D触发器(Q0～Q7)组成做为可独立装载的输出寄存器。
该实现电路的工作流程如下当每次译码开始时，输入串/并转换器五个D触发器置成00111，输入数据在输入时钟控制下一位位输入，二拍后输入串/并输换器变为111××(××为输入的二位数据)，这时的串/并转换器第五位变为1(从低位起算)，使原码译码器允许端EN有效即开始译码。此时若输入两位数据为“10”，则译出码为0100，状态位B，A从“00”变为“01”，经过或门后使输入串/并转换器的D4，D3清零端CLR有效，D2，D1，D0置“1”端DR有效，即将输入寄存器置为00111，重新开始译码，同时使输出并/串转换器低四位Q0，Q1，Q2，Q3的装载控制端LD有效，即使0100装载入低四位。由于B＝0，故经过与门后无效，输出高四位装载控制端无效，即经四拍输出时钟后0100由Q8串行输出。此时若输入的两位数据不满足码表，无译出码，状态译码器仍为“00”不进行装载和予置等工作，输入串/并转换器继续接收第三位，第四位的数据输入，直到有译出码。当输入三位满足码表时，状态位译码器BA＝10，则将输出并/串转换器的低6位装载新数据，即经2拍输出时钟后，输出译码。当输入为四位码时，BA＝11，由输出并/串转换器的8位全部装载数据，这时，不需延时，即出Q7串行输出数据。由于(2，7)码的特征可知，基原码与(2，7)码数据位数的比为1∶2，本实施例设置输出时钟频率为输入时钟频率的两倍，以保证输入，输出同一个码的时间相同，实现连续工作状态。
权利要求
1.一种游长限定码的不定长度调制解调方法，其特征在于包括以下步骤1)将输入串/并转换器的数据位置全“1”；2)串行移位输入数据，并使译码器使能端开启，从输入第K位后开始译码(K为码表中原码最短位数减1)，若有符合码表的码，则译出与之对应的码，同时译出表示码长的状态位码，若输入数据与码表不相符合，则继续输入下一位数据，直到译出码；3)开启延时控制器，接收所说译码器输出的译码结果及状态位码，根据状态位码控制译码装入输出寄存器的缓冲延时量；4)用可按位装载的并/串转换器做为所说的输出寄存器，通过控制装载数据的位置，实现自动延时输出；5)再将所说的串/并转换器置全“1”，准备接收下一个码。
2.如权利要求1所述的调制/解调方法，其特征在于所说的缓冲延时量设定为M-N拍，其中M为码表中的最长码的位长，N为所说的译码的位长。
3.如权利要求1或2所述的调制解调方法，其特征在于还包括输入时钟频率与输出时钟频率的比等于输入码长与输出码长的比。
4.如权利要求1所述的调制解调方法的实现电路，由予置“0”或“1”的串/并转换器，原码译码器，可逐位装的并/串转换器，以及状态译码器四个部分所组成，其特征在于，所说的串/并转换器设有M+K位(M为输入码表中最长位数，K为输入码表中的最短位数减1的位数)，所说的并/串转换器设有N位(N为译出码表中的最长位数)，它们分别由M+K个及N个D触发器构成，其余部分皆可由逻辑门实现。
5.如权利要求4所述的实现电路，其特征在于由五个D触发器构成所说的可予置串/并转换器，其中D0、D1、D2、D3做为输入数据寄存器，另一个D4与输入数据寄存器级联，做为译码允许控制端。所说的原码译码器由逻辑门实现，其中所说原译码器的前六位译码结果Q2～Q7直接与输出并/串转换器的输入端相连，输出并/串转换器的最低两位恒接“0”即可实现，原译码器的其余两位输出B，A做为状态位，译出状态位码，所说并/串输出转换器由8个D触发器(Q0～Q7)组成做为可独立装载的输出寄存器。
6.如权利要求5所述的实现电路，其特征在于还包括设置输出时钟频率为输入时钟频率的两倍。
全文摘要
一种游长受限码不定长调制解调方法及其实现电路，属于数字信号处理技术领域。本发明提出一种新的不定长调制解调方法，由本次输入的数据控制输入位数及译码，并实现不同长度的译出码的自动延时输出。根据该方法，本发明设计出用于(2，7)码的调制解调实现电路。只需多个D触发器及逻辑门电路即可构成，环节简单，实现容易，且可连续、高速、实时工作。可广泛应用在计算机通讯及存储过程中。
文档编号H03M7/40GK1065167SQ9110168
公开日1992年10月7日 申请日期1991年3月21日 优先权日1991年3月21日
发明者裴京, 周兆英, 潘龙法, 杨进 申请人:清华大学