专利名称：半导体继电器的制作方法
技术领域：
本发明涉及半导体继电器，特别是应用于传递高频信号的半导体继电器。
图9示出以往的半导体继电器一例。该半导体继电器包括LED101构成的初级以及接收自该LED 101发出的光的光电二极管阵列102、电阻103及与电阻103并联的二极管阵列104、N沟道型J-FET 105、成反向串接的一对MOS FET 106构成的次级。其中，二极管阵列104、N沟道型J-FET 105形成用来让积贮于MOS FET106栅极的电荷放电的放电电路。
LED 101不通电状态下，光电二极管阵列102上不产生电压，J-FET 105导通。于是，N沟道型MOS FET 106的衬底与栅极短路，MOS FET 106同时截止。
另一方面，若使LED 101通电，发光照射于光电二极管阵列102，则在光电二极管阵列2上产生正向电势，在JFET 105截止的同时，正电压加在MOS FET 106的栅极上。结果是MOS FET 106导通，将输出端子108之间连接。
由于这种半导体继电器在截止状态下，MOS FET 106的端子108之间为分离状态，存在一定的电容，所以在高频下因阻抗降低而不完全截止。阻抗由下式表示。
Z＝1/2πcf……(1)式中，c为端子间电容、f为输入信号频率。
例如，c＝100Pf、f＝10MHz时，阻抗为159Ω。这对于截止来说，阻抗值太小。为做成足够高的阻抗，C必须小到的1Pf。此时，阻抗为1.59KΩ。
如图10所示，输出端子间的电容由封装端子间的电容Cpin和MOS FE 106的结电容Cjuction组成。一般，端子间电容Cpin为1Pf以下，与此相反，MOS FET 106的结电容Cjunction为几十至几百Pf，从而，输出端子电容基本取决于结电容Cjnction。
结电容Cjunction取决于MOS FET 106的耗尽层，可以下式表示。
Cjunction＝εa/l……(2)式中，ε半导体的介电常数，a为结面积、l为耗尽层的宽度。为了减小Cjunction，必须使耗尽层宽度1变窄，缩小结面积。然而，根据下面表示导通电阻公式可知，这两方面都会加大MOS FET的导通电阻。
Ron＝ρl/a……(3)式中，ρ为电阻率。
另一方面，耗尽层的宽度决定了耐压。因此，只要不改变半导体的种类，决定电阻值的是结面积。图11是表示输出端子电容及导通电阻与芯片大小的相互关系的图表。如上述说明所预测，导通电阻随芯片尺寸减小而变大，另一方面据该图可知输出端子电容随芯片尺寸增大而变大。一般，用输出端子电容乘导通电阻作为半导体继电器性能的指标。
图12是表示输出端子电容与导通电阻的乘积与芯片尺寸的相互关系的曲线。由该曲线可知，即使调整结面积也不能提高整体性能。而且，在此芯片尺寸与结面积大致成正比。这样，降低导通电阻和增大截止电阻这两种对半导体继电器的基本要求，在技术上是互相抵触的。
本发明为解决上述以往问题，目的是要提供一种不增大导通电阻，能以简单结构降低端子间电容的半导体继电器。
为实现上述目的，本发明半导体继电器，其特征是具有让两组由两个MOS FET反向串联而成的MOS FET组串接，并同时使此2组MOS FET导通/截止的构件、以及置于前述MOS FET的连接中点与接地点之间的开关。即，如图1所示，于MOS FET 106的中点处设置开关8，形成释放无用电荷的路径。
在半导体继电器为截止时，设于前述MOS FET的连接中点与接地点之间的开关，释放积贮于输出端子的电荷，使输出电容减少。因此能在控制导通电阻不变状态下增大截止电阻。
图1表示本发明半导体继电器的概要图;
图2表示本发明半导体继电器的第1实施例;
图3表示接地用半导体继电器的导通电阻与输出端子17之间截止时的输出电容;
图4表示本发明半导体继电器的第2实施例;
图5表示本发明半导体继电器的第3实施例;
图6表示本发明半导体继电器的第4实施例;
图7表示本发明输出用半导体继电器的输出端子的电容及导通电阻与芯片尺寸的相互关系;
图8表示本发明输出用半导体继电器的输出端子电容和导通电阻的积与芯片尺寸的相互关系;
图9表示半导体继电器的以往例;
图10表示输出端子间电容的组成;
图11表示以往半导体继电器的输出端子电容及导通电阻与芯片尺寸的相互关系;
图12表示以往半导体继电器的输出端子电容与导通电阻的积同芯片尺寸的相互关系。
图中有关标号含义为如下。1、1a、101LED，2、102光电二极管阵列，3、103电阻，4、104放电电路，5、105J-FET，6、6a、106MOSFET，7、108输出端子，8接地用半导体继电器。
以下，结合
本发明实施例。
图2表示本发明的半导体继电器的第1实施例。
该半导体继电器的结构包括LED1构成的初级、以及由自该LED1接收光的光电二极管阵列2、电阻3及与其并联的二极管阵列4、N沟道型J-FET5和一对反向串接的N沟道型MOS FET6构成的次级。这些MOS FET6为增强型。二极管阵列4和N沟道型J-FET5形成用于使积贮于MOS FET栅极内的电荷放电的放电电路。本例中，次级串联设置于输出端子7之间。即，4个MOS FET6形成2组，串联设置于输出端子7之间。
本发明的特征在于将接地用半导体继电器8置于该两个输出用半导体继电器的中点。即，将具有与输出用半导体继电器相同结构的半导体继电器8，设于该两个输出用半导体继电器的中点与接地点之间。但是，接地用半导体继电器8的LED1a与LED1分开设置，输出用半导体继电器能独立通/断。
LED1为不导通状态下，光电二极管阵列2上不产生电压，J-FET5导通。于是，N沟道型MOS FET6的衬底与栅极短路，同时截止。另一方面，当使LED1导通，光照射至光电二极管2，则光电二极管阵列2上产生正向电势，J-FET5截止，同时MOS FET6的栅极上加上正电压，结果使MOS FET6导通，将输出端子7之间连接。
如上所述，基本工作与以往的相同。
下面说明作为本发明特征的接地用半导体继电器8的动作。半导体继电器的截止电阻因端子间的电容而减小。即，积贮于输出端子的电荷成为让高频信号通过的媒体。因此，本发明在输出用半导体继电器截止时，即LED1不发光时，使LED1a发光，接地用半导体继电器8导通。这样，输出用半导体继电器的各自输出端子中一个端子接地，释放电荷。从而，即使是高频信号也不能在输出端子之间通过，能增大截止电阻。
另一方面，在输出用半导体继电器导通时，即LED1发光时，停止向LED1a的通电，使接地用半导体继电器8截止。这样，将输出端子7之间连接。即，仅在输出用半导体继电器截止时，才使接地用半导体继电器导通，释放通导高频信号的多余电荷，能大幅度改善该半导体继电器整体的截止电阻。
为了从输出用半导体继电器的各输出端子引出足够的电荷，必须预先将接地用半导体继电器8的导通电阻做得足够小。
图3表示接地用半导体继电器的导通电阻与输出端子7之间截止时的输出电容的相互关系。由此图可知，要输出电容小于或等于1Pf，只要让接地用半导体继电器的导通电阻小于或等于100Ω以下即可。
图4表示本发明半导体继电器的第2实施例。该半导体继电器除输出用半导体继电器的MOS FET6a为耗尽型外，与第1实施例相同。即，本例中若LED1上通电，则MOS FET就截止;若停止LED1的通电，则MOS FET就导通。从而，能使接地用半导体继电器的LED与输出用半导体继电器的LED通用。
图5表示本发明半导体继电器的第3实施例。该半导体继电器除接地用半导体继电器的MOS FET6a为耗尽型外，与第1实施例基本相同。即，本例中，若LED1上通电，则MOS FET6a截止;若停止向LED1的通电，则MOS FET6a导通。从而，也能使LED通用。
图6表示本发明半导体继电器的第4实施例。本例中，接地用半导体继电器9由栅极接至光电二极管阵列2的负端的J-FET13和负载电阻14构成。本例也是若LED1通电，则MOS FET6截止;若停止向LED1的通电，则MOS FET6导通。从而，也能通用LED。
图7是表示本发明输出用半导体继电器中输出端子电容及导通电阻与芯片尺寸的相互关系的曲线。本发明由于设置两个串联的输出用半导体继电器，所以导通电阻为2倍，输出端子电容为1/2。又因设置导通电阻为100Ω的接地用半导体继电器，能使输出端子电容减少到1Pf，所以如图8中表示输出端子电容、导通电阻和芯片尺寸的相互关系那样，表现整体性能的输出端子电容×导通电阻从以往的80(Pf·Ω)大幅度地改善到2(Pf·Ω)。还有，用增强型MOS FET构成接地用半导体继电器时，能使其导通电阻降至10Ω以下，此时输出端子电容×导通电阻能改善为0.6(Pf·Ω)，改善效果达以往的1/00以上。
权利要求
1.一种半导体继电器，其特征是具有让两组由两个MOS-FET反向串联而成的MOSFET组串接，并同时使此2组MOS-FET导通/截止的构件、以及置于前述MOSFET的连接中点与接地点之间的开关。
2.根据权利要求1所述的半导体继电器，其特征是前述开关，在前述MOS FET截止时，使前述MOS FET的连接中点接地，而前述MOS FET导通时，使前述MOS FET的连接中点与前述接地点分离。
3.根据权利要求1所述的半导体继电器，其特征是前述开关为半导体开关。
4.根据权利要求1所述的半导体继电器，其特征是前述开关由反向串接的两MOS FET构成。
5.根据权利要求1所述的半导体继电器，其特征是前述半导体开关由双向性MOS FET构成。
6.根据权利要求1所述的半导体继电器，其特征是前述半导体开关由J-FET构成。
7.根据权利要求1所述的半导体继电器，其特征是使前述MOS FET同时导通/截止的构件由以LED为光源的光电二极管的电势所驱动。
全文摘要
一种半导体继电器，让两组由两个MOS FET反向串联而成的MOSFET组串接，使此2组MOSFET同时导通/截止，并通过置于上述MOSFET的连接中点与接地点之间的开关形成截止时的放电途径。从而实现不增大导通电阻，以简单结构降低端子间电容的半导体继电器。
文档编号H03K17/00GK1111855SQ94108539
公开日1995年11月15日 申请日期1994年7月29日 优先权日1993年7月29日
发明者奥村仙也, 相沢吉昭 申请人:东芝株式会社