一种基于延时的双轨预充逻辑与非门电路以及异或门电路的制作方法
【技术领域】
[0001] 本发明涉及集成电路技术领域，更具体涉及一种基于延时的双轨预充逻辑与非门 电路以及异或门电路。
【背景技术】
[0002] 随着信息化和信息产业的发展，超大规模集成电路和计算机技术被广泛应用于社 会的各个领域。大量保密系统在信息产业的基础上建立起来，信息系统的安全已经成为了 政府和各种大型组织必须重视的关键问题。信息安全是指基于信息系统的软硬件系统及系 统内保存的数据受到保护，不受外界窃取、更改甚至破坏。
[0003] 所有的信息技术的运算包括信息加密在内都是在相应的物理基础上实现，但是包 括集成电路芯片在内的这些物理基础都并不能保证需要的封闭安全的环境，在实际使用 中，这些电路会泄露其他信息，而这些泄露的信息可以用来攻击加密电路，这些通过硬件泄 露信息对加密电路攻击的方法被称为旁道或者侧信道攻击。
[0004] 按照所针对的泄露信息的不同分类，旁道攻击大概分为以下几种类型：时间攻击、 电磁辐射攻击、故障攻击、声音攻击、可见光攻击、功耗攻击等。其中功耗攻击（PA，Power Analysis)是一个更为简便、有效、普遍的攻击方式，由于在不同的输入数据情况下，电路中 的中间节点有不同的翻转和延时情况，使得功耗曲线受到影响，通过分析密码芯片消耗的 功耗和数据之间的相关性来猜测密码系统的密钥信息。功耗攻击中的差分功耗分析OPA， DifferentialPowerAnalysis)是一种典型的功耗攻击方法。
[0005] 基于延时的双轨预充逻辑（DDPL)电路是抗DPA电路中很有代表性的一种，如图 la、图lb所不，其输出双轨信号Y和输出双轨信号Y的反向的产生电路相互独立，完全可以 看做两个独立的电路。根据逻辑设置的需要，在CLK= 1时对电路的输出节点进行预充， 在CLK下跳沿到来后，根据输入信号的不同进行逻辑运算，根据逻辑运算的结果将输出双 轨信号中的一个先拉到低电平，在△延时后，输入信号A、B全部变为低电平，求值网络中 (pla，p2a，p4a，p5a)所有PM0S晶体管开启，输出双轨信号中的另外一端也被拉到低电平， 完成求值过程，输出双轨信号保持低电平直到下一个时钟上跳沿即预充阶段的到来。
[0006] 如图la所示，在每一个求值周期中，CLK= 0,所有输入信号最后也会变为0,求值 电路中PM0S晶体管Pla，P2a，P4a，P5a管都会导通，将内部节点Oa，Pa，Qa，Ma，Na上拉到高 电平，输出信号下拉到低电平。之后一个时钟周期中，电路先进入预充阶段，输入信号和时 钟信号都上跳到高电平，关断相应的PM0S管，打开NM0S晶体管Nla，N2a，将Ma，Na节点预 充到低电平。当求值阶段到来时，CLK下跳至低电平，输入信号A和输入信号B也下跳到低 电平，如图lc所示，输入信号A的反向、输入信号B的反向暂时保持高电平不变，这样Pla， P2a，P3a，P6a导通，Ma节点被充电到高电平，输出双轨信号下拉到低电平，P6a的导通导致 此时处在高电平的Qa点和处在低电平的Na点连接起来，且由于P4a，P5a尚未导通，Qa点 和Na点不能被上拉到高电平，Qa和Na点之间发生了电荷分享，Na和Qa都处在一个中间电 平，且这个状态一直维持到A延时的结束。在这期间，由于Na点同时作为反相器的输入节 点，和输出双规信号Y相关的反相器无法完全关断，一直处在一个漏电流的状态，造成了不 必要的功耗。另一方面，在不同的输入情况下，〇a，Pa，Qa点和Ma，Na点之间的电荷分享的 程度不一致，导致相应反相器处在的状态不同，相应的功耗也不同，造成不同输入情况下电 路功耗不一致，影响了抗DPA效果，同时也会对输出双轨信号的波形造成影响，仿真波形图 如ld，可见两个输出节点波形都会出现或多或少的下降，存在电荷分享的问题。
[0007] 图lb所示电路同样存在电荷分享的问题。
[0008] 可以通过对电路的内部节点在预充阶段同样进行预充来解决这个问题，例如在图 la所示电路中，在地和Oa，Pa，Qa三点之间各增加一个栅端接CLK信号的NM0S管，如图le 所示，这样在CLK为高电平时，即电路的预充阶段中，Oa，Pa，Qa三个节点都会被预充到低电 平，而在CLK下跳沿后，电路进入求值阶段，P3a和P6a导通，Oa，Pa，Qa和Ma，Na电压相同， 不会因为电荷分享问题导致出现前文所述的功耗不平衡甚至逻辑无法实现的问题。
[0009] 对中间节点增加预充管之后进行仿真，与非门的波形图如图If所示，由图可知， 改进后的电路解决了电荷分享对电路逻辑的影响。
[0010] 图le中，预充电路由NM0S晶体管实现，其求值逻辑电路部分由PM0S晶体管实现。 众所周知，在同样的逻辑下，由于NM0S晶体管中电子更高的迀移率，由NM0S晶体管实现的 电路逻辑部分在速度和功耗整体情况下会比由PM0S晶体管实现的要好的多。为了使用 NM0S晶体管逻辑支路，需要对DDPL逻辑进行一定的调整。改动后的DDPL逻辑如图lg和图 lh所示，其中图lg为逻辑1，图lh为逻辑0。
[0011] 如图lg和图lh所示，将CLK= 0的阶段规定为预充阶段，而CLK= 1的阶段称为 求值阶段。在CLK= 0时，双轨输入信号都处在低电平状态，根据CLK上跳沿后双轨上跳沿 的先后顺序决定信号的逻辑0和逻辑1，A信号先上跳，A信号的反向在△延时后再上跳代 表逻辑1，而逻辑0刚好相反。双轨输入信号依次上跳完后都处于高电平状态直到下一个预 充阶段到来。在此基础上实现的DDPL与非门电路如图li所示，都是在CLK= 0时开启预 充用的PM0S晶体管（图1i中的所有PM0S晶体管），在求值时使用NM0S晶体管。
[0012] 图li所示与非门的仿真波形如图lj所示。由波形可知，电路能在N型DDPL下正 确地运行。
[0013] 但这样电路仍然存在一定的导致功耗不平衡的问题，以图le所示电路的与非门 预充阶段为例，进行仿真，波形图如图lk所示。由图可见，前一级输出双轨信号输入的上跳 沿比CLK信号晚一定的时间，在此期间，求值PM0S晶体管仍然保持电源和中间节点的连通， 而中间节点到地的NM0S预充管也被打开，这样就产生了从电源到地的短路。
[0014] 输入信号A、输入信号A的反向都处在低电平，Pla和P4a导通；CLK处在高电平， N2a和N5a导通，这样分别形成了Pla_N2a和P4a_N5a两条短路，而这两条短路时间的长度 是由CLK上跳沿到前一级电路的预充输出延时决定的，在一些电路中，这个延时受到输入 信号的影响，这样短路电流的产生的功耗就和输入数据相关联了，给DPA攻击提供了可乘 之机。
【发明内容】
[0015] (一）要解决的技术问题
[0016] 本发明要解决的技术问题是如何设计基于DDPL的与非门以及异或门电路，能够 同时消除电路中存在的电荷分享以及短路电流对功耗平衡的影响，从而有效抗击DPA。 [0017](二）技术方案
[0018] 为了解决上述技术问题，本发明提供了一种基于延时的双轨预充逻辑与非门电 路，包括？103晶体管？1、？2、？3、？4、？5、？6，匪05晶体管附、呢川3，第一反相器？1;第二反 相器F2 ;
[0019] 所述PMOS晶体管P1的源极连接电源，其栅极连接时钟信号，漏极连接所述PMOS 晶体管P2的源极；所述PMOS晶体管的P2的漏极连接所述PMOS晶体管P3的源极，所述PMOS 晶体管P3的漏极连接所述NMOS晶体管N1的漏极、所述第一反相器F1的输入端；所述PMOS 晶体管P2的栅极、所述PMOS晶体管P3的栅极分别连接输入信号A、B;所述NM0S晶体管 N1的栅极连接所述时钟信号，所述NM0S晶体管N3的栅极连接所述时钟信号，其漏极连接所 述PMOS晶体管P2的漏极，所述NM0S晶体管N3、N1的源极接地；
[0020] 所述PMOS晶体管P6的源极连接电源，其栅极连接