省了两个预充管，预期电路能实现更低的功耗；此外，由于信号输入管（PMOS晶体管P2、 P3、P4、P5)更靠近输出节点，电路的关键路径更短，且由于预充管的减少，中间节点电容减 小，预期与非门的传输延时也将因此缩短，图2所示电路称为P型DDPL与非门电路。
[0055] 如图4所示，将图2中的所述PMOS晶体管P1、P2、P3、P4、P5、P6分别用NMOS晶体 管财、阳、呢、阶、呢、_替换，匪05晶体管附、吧、吧分别用？]\?)5晶体管？7、？8、？9替换， 并且所述PMOS晶体管P7、P8、P9的源极连接电源，所述NMOS晶体管N4、N9的源极接地，形 成新的电路成为N型DDPL与非门电路。
[0056] 输入信号控制的NMOS晶体管N5-N8管介于时钟信号CLK控制的CMOS管之间，对 中间节点P点的预充不再存在从电源到地的短路电流的问题，同时避免了 〇点和Q点与输 出节点之间的电荷分享问题，因此对0点和Q点不必在预充阶段再进行预充，与图li相比 节省了两个预充管，预期电路能实现更低的功耗；此外，由于信号输入管（NMOS晶体管N5、 N6、N7、N8)更靠近输出节点，电路的关键路径更短，且由于预充管的减少，中间节点电容减 小，预期与非门的传输延时也将因此缩短。
[0057] 分别对图2、图4电路进行仿真，得到图3、图5。对所有输入信号用反相器进行了 缓冲，输入信号由CM0S-DDPL转换器（将CMOS逻辑电平变为DDPL逻辑电平的一种电路） 给出，仿真延时中输出端平衡负载，仿真功耗时输出端不平衡负载，时钟周期100MHz，A延 时1ns，工艺为中芯国际SMIC，40nm的工艺，在HSPICE上完成仿真，从图中可以看出本发明 的电路能正确地实现与非门逻辑。
[0058] 对图2、图4的延时和功耗的仿真结果分别见表1和表2,其中2P和2N分别现有 技术中P型DDPL与非门电路和N型DDPL与非门电路，Pro_P和Pro_N分别代表本发明中P 型DDPL与非门电路和N型DDPL与非门电路。表1中的延时单位SE_ns，表中数据显示了 4不同输入情况下延时的平均值；表2中的功耗单位为E_7w，表中数据为随机输入下16个周 期的功耗数据进行处理的后的结果。
[0059] 由表格可得，对于P型DDPL与非门电路，本发明的电路速度提高了 15%，功耗降低 了 39 %，NED降低了 75 %，NSD降低了 80 %;对于N型DDPL与非门，本发明的电路速度提高 了 20 %，功耗降低了 40 %，NED降低了 79 %，NSD降低了 85%，本发明的电路在速度、功耗、 抗DPA效果上都有更好的效果，其中NED(normalizedenergydeviation归一化功耗分布） 和NSD(normalizedstandarddeviation归一化标准分布）越小，表明电路的功耗与输入 数据的相关度越小，电路的功耗更平衡，抗DPA能力越强。
[0060] 表 1
【主权项】
1. 一种基于延时的双轨预充逻辑与非口电路，其特征在于，包括PMOS晶体管PI、P2、 P3、P4、P5、P6，NM0S晶体管N1、N2、N3，第一反相器F1;第二反相器巧； 所述PMOS晶体管PI的源极连接电源，其栅极连接时钟信号，漏极连接所述PMOS晶体 管P2的源极；所述PM0S晶体管的P2的漏极连接所述PM0S晶体管P3的源极，所述PM0S晶 体管P3的漏极连接所述NM0S晶体管N1的漏极、所述第一反相器F1的输入端；所述PMOS 晶体管P2的栅极、所述PMOS晶体管P3的栅极分别连接输入信号A、B ;所述NM0S晶体管N1 的栅极连接所述时钟信号，所述NM0S晶体管N3的栅极连接所述时钟信号，其漏极连接所述 PMOS晶体管P2的漏极，所述NM0S晶体管N3、N1的源极接地； 所述PMOS晶体管P6的源极连接电源，其栅极连接所述时钟信号，漏极连接所述PMOS 晶体管P4的源极、PMOS晶体管P5的源极；所述PMOS晶体管P4的栅极、PMOS晶体管P5的 栅极分别连接所述输入信号A的反向、所述输入信号B的反向；所述PMOS晶体管P4的漏 极、PMOS晶体管P5的漏极均连接所述第二反相器巧的输入端W及所述NM0S晶体管N2的 漏极；所述NM0S晶体管N2的栅极连接所述时钟信号，其源极接地。
2. 根据权利要求1所述的一种基于延时的双轨预充逻辑与非口电路，其特征在于，所 述PM0S晶体管P1、P2、P3、P4、P5、P6分别用NM0S晶体管M、N5、N6、N7、N8、N9替换，NM0S 晶体管N1、N2、N3分别用PMOS晶体管P7、P8、P9替换，并且所述PMOS晶体管P7、P8、P9的 源极连接电源，所述NM0S晶体管M、N9的源极接地。
3. -种基于延时的双轨预充逻辑异或口电路，其特征在于，包括PMOS晶体管P10、P11、 口12、口13、口14、口15、口16、口17，醒08晶体管化0、化1、化2、化3，第^反相器尸3;第四反相器 F4 ； 所述PMOS晶体管P10的源极连接电源，其栅极连接时钟信号，漏极连接所述PMOS晶体 管P12的源极，所述PMOS晶体管P12的栅极连接输入信号C，其漏极连接所述PMOS晶体管 P14的源极、PMOS晶体管P16的源极W及NM0S晶体管N12的漏极；所述PMOS晶体管P14的 栅极连接输入信号D，所述PMOS晶体管P14的漏极、PMOS晶体管P15的漏极均连接所述第 =反相器F3的输入端；所述PMOS晶体管P15的栅极连接所述输入信号D的反向；所述NM0S 晶体管N12的源极、NM0S晶体管N10的源极均接地，所述NM0S晶体管N12的栅极连接所述 时钟信号，所述N0MS晶体管N10的栅极连接所述时钟信号，所述NM0S晶体管N10的漏极连 接所述第=反相器F3的输入端； 所述PMOS晶体管P11的源极连接电源，其栅极连接所述时钟信号，漏极连接所述PMOS 晶体管P13的源极，所述PMOS晶体管P13的栅极连接所述输入信号C的反向，其漏极连接 所述PMOS晶体管P17的源极、PMOS晶体管P15的源极W及NM0S晶体管N13的漏极；所述 PMOS晶体管P17的栅极连接输入信号D，所述PMOS晶体管P16的漏极、PMOS晶体管P17的 漏极均连接所述第四反相器F4的输入端；所述PMOS晶体管P16的栅极连接所述输入信号 D的反向；所述NM0S晶体管N13的源极、NM0S晶体管Nil的源极均接地，所述NM0S晶体管 N13的栅极连接所述时钟信号，所述N0MS晶体管Nil的栅极连接所述时钟信号，所述NM0S 晶体管Nil的漏极连接所述第四反相器F4的输入端。
4. 根据权利要求3所述的一种基于延时的双轨预充逻辑异或口电路，其特征在于，所 述 PMOS 晶体管 P10、P11、P12、P13、P14、P15、P16、P17 分别用 NM0S 晶体管 N14、N15、N16、 N17、N18、N19、N20、N21 替换；所述 NM0S 晶体管 N10、N11、N12、N13 分别用 PMOS 晶体管 P18、 P19、P20、P21替换，并且所述PMOS晶体管？18、？19、？20、？21的源极均连接电源，所述醒08 晶体管N14、N15的源极均接地。
【专利摘要】本发明公开了一种基于延时的双轨预充逻辑与非门电路以及异或门电路，通过对现有技术中基于延时的双轨预充逻辑与非门电路以及异或门电路的中PMOS晶体管或NMOS晶体管的位置变换以及增减PMOS晶体管或NMOS晶体管，实现对异或门和与非门电路的改进；改进后非门电路、异或门能实现更平衡的功耗、更快的速度、更低的功耗，同时更好的抗击差分功耗攻击。
【IPC分类】H03K19-20
【公开号】CN104682950
【申请号】CN201410740717
【发明人】贾嵩, 王子一, 刘黎, 王源, 张钢刚
【申请人】北京大学
【公开日】2015年6月3日
【申请日】2014年12月5日