具有介稳防止级的相位侦测器的制造方法【
技术领域：
】[0001]本发明涉及相位侦测器，尤其涉及一种具有介稳(metastable)防止级的相位侦测器。【
背景技术：
】[0002]在集成电路中，一条路径的信号延迟(PathDelay)是由于逻辑闸所造成的延迟(GateDelay)和路径绕线长短所起的延迟(WireDelay)所构成。随着集成电路制程的缩小化，路径绕线的宽度变窄，将使其电阻值相对提高，进而影响绕线的信号延迟，因此频率偏移(ClockSkew)越发受到重视。例如在双倍数据传输率同步动态随机存取内存(Double-Data-RateStaticDynamicRandomAccessMemory,SDRAM)中，内部信号的相位若是无法与外部信号的相位同步，将使内存在撷取数据时抓到不正确的数值。为了解决这个问题，一般皆采用锁相回路(Phase-LockedLoop,PLL)或是延迟锁定回路(Delay-LockedLoop,DLL)来处理频率与数据同步的问题。[0003]在锁相回路以及延迟锁定回路中，最重要的组件之一是相位比较器，一般来说，设计者会使用防止振荡的电路来侦测欲锁定信号的相位，并针对规格与制程来进行客制化的设计，然而，客制化设计的缺点在于一旦制程更换或是参数发生改变，便需要重新针对更新后的制程或是参数来重新设计以及验证。[0004]有鉴于此，如何改善相位比较器的设计复杂度，并维持原本应有的效能，已成为此领域亟需解决的问题。【
发明内容】[0005]根据本发明的优选实施例，揭露一种具有介稳(metastable)防止级的相位侦测器。[0006]依据本发明的一优选实施例，提出一种相位侦测器，用来比较一第一频率信号的相位以及一第二频率信号的相位，所述相位侦测器包含有一相位侦测级以及一介稳防止级。其中所述相位侦测级是用来接收所述第一频率信号以及所述第二频率信号，并且依据所述第一频率信号的相位以及所述第二频率信号的相位来输出一相位比较结果。所述介稳防止级是用来接收所述相位比较结果，并且依据所述相位比较结果输出一稳定相位比较结果O[0007]本发明实现一个应用在一延迟锁定回路(Delay-LockedLoop,DLL)(例如一数字延迟锁定回路)中的相位侦测器，所述相位侦测器可以完全是由半导体制造商所提供的复数个标准组件(standardcell)构成，也就是说，所述相位侦测器的一布局图可以是使用一自动化布局软件(automatedlayouttool)来实现,而不会有介稳(metastable)的问题。因此在制程转换时免除了传统的客制化相位侦测器需要重新设计的问题。本发明亦可应用于一锁相回路(PhaseLockLoop,PLL)或频率数据回复(ClockDataRecovery,CDR)电路中。【附图说明】[0008]图1为依据本发明一相位侦测器的优选实施例的示意图。[0009]其中，附图标记说明如下:[0010]100相位侦测器[0011]102相位侦测级[0012]104介稳防止级[0013]1042、1044介稳防止子级[0014]106同步级[0015]1022>10422第一正反器[0016]1024,10424第二正反器[0017]10442第三正反器[0018]1062正反器[0019]CLKl第一频率信号[0020]CLK2第二频率信号[0021]Rl第一比较信号[0022]R2第二比较信号[0023]RMl第一稳定比较信号[0024]RM2第二稳定比较信号[0025]RS2第二同步稳定比较信号[0026]D数据输入端[0027]Q数据输出端[0028]CLK频率输入端【具体实施方式】[0029]在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的申请专利范围并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电气连接于所述第二装置，或者通过其它装置或连接手段间接地电气连接至所述第二>J-Uρ?α装直。[0030]本发明实现一个应用在一延迟锁定回路(Delay-LockedLoop,DLL)(例如一数字延迟锁定回路)中的相位侦测器，所述相位侦测器可以完全是由半导体制造商所提供的复数个标准组件(standardcell)构成，也就是说，所述相位侦测器的一布局图可以是使用一自动化布局软件(automatedlayouttool)来实现,而不会有介稳(metastable)的问题。因此在制程转换时免除了传统的客制化相位侦测器需要重新设计的问题。本发明亦可应用于一锁相回路(PhaseLockLoop,PLL)或频率数据回复(ClockDataRecovery,CDR)电路中。[0031]图1为依据本发明一相位侦测器100的示范性实施例的示意图。相位侦测器100是用来比较一第一频率信号CLKl的相位以及一第二频率信号CLK2的相位彼此之间的关系，并且产生一相位侦测器比较结果。具体来说，所述组比较结果是用来指示第一频率信号CLKl的相位是超前或是落后于第二频率信号CLK2的相位。相位侦测器100包含有一相位侦测级102、一介稳防止级104以及一同步级106。其中相位侦测级102是用来接收第一频率信号CLKl以及第二频率信号CLK2，并且依据第一频率信号CLKl的相位以及第二频率信号CLK2的相位来输出一相位比较结果。相位侦测级102包含有一第一正反器(flip-flop)1022和一第二正反器1024，其中第一正反器1022具有一数据输入端D、一频率输入端CLK以及一数据输出端Q，其中第二频率信号CLK2是输入至第一正反器1022的数据输入端D，第一频率信号CLKl是输入至第一正反器1022的频率输入端CLK。第二正反器1024具有一数据输入端D、一频率输入端CLK以及一数据输出端Q，其中第一频率信号CLKl是输入至第二正反器1024的数据输入端D，第二频率信号CLK2是输入至第二正反器1024的频率输入端CLK。其中所述相位比较结果包含有第一正反器1022的数据输出端Q所输出的一第一比较信号Rl以及第二正反器1024的数据输出端当前第1页1 2