N阱切换电路的制作方法
【专利说明】N阱切换电路
[0001]相关申请的交叉引用
[0002]本申请要求于2013年I月16日提交的美国非临时申请N0.13/742，964的优先权，其全部内容通过援引纳入于此。
技术领域
[0003]本申请涉及集成电路，并且更具体地涉及用于针对高密度应用防止锁存的η阱偏置方案。
【背景技术】
[0004]PMOS晶体管包括在η型主体中形成的P型漏极和源极。空穴由此是PMOS沟道中的多数载流子。在互补MOS(CMOS)技术中，块状基板为P型，以使得PMOS晶体管的η型主体作为η型阱(η阱)存在于P型基板中。
[0005]因为空穴是PMOS晶体管中的多数载流子，所以在沟道导电时PMOS源极将关于漏极处于正电压下。源极上的此正电压可能是有问题的，因为在该源极与PMOS晶体管的η阱之间形成P-η结。如果源极关于η阱充分偏置，则该ρ-η结被正向偏置。导电的寄生结构是由此正向偏置的ρ-η结以及至P型基板中的NMOS晶体管的接地连接所引起的。导电的寄生结构中结果得到的短路状况被称为锁存。锁存是危险的，因为电路可能因锁存电流而被毁坏。此外，即使电路能够耐受短路电流，锁存也禁止了正常操作。
[0006]为了防止锁存，通常将PMOS晶体管的η阱绑定至最高预期电压。例如，如果PMOS晶体管能够在低电压模式中以及在高电压模式中操作，则通常将PMOS η阱绑定至在高电压模式操作期间使用的高电压电源。但是η阱绑定是有问题的，因为诸如在深亚微米技术中减小了晶体管尺寸。在这些现代工艺节点处，栅极氧化物太薄并且晶体管太小，以至于不能处置因将η阱绑定至相对较高的电压电源所引起的应力。
[0007]为了解决针对现代工艺节点中能够在高电压模式和低电压模式两者中操作的PMOS晶体管的锁存问题，通常使用稳健的PMOS晶体管。换言之，增大晶体管尺寸并且使用相对较厚的栅极氧化物。此类较大厚度的栅极氧化物PMOS晶体管可以随后使其η阱绑定至高电压电源而不会使晶体管受到应力。但是相对于现代工艺节点中使用的较小的晶体管尺寸，较大的晶体管尺寸需要许多管芯面积。
[0008]因此，在本领域中需要具有增加密度的锁存防止架构。
[0009]概述
[0010]η阱电压切换电路控制双模PMOS晶体管的开关η阱(switched n-well)的电压以防止锁存。双模PMOS晶体管被控制以在高电压模式和低电压模式两者中操作。在高电压模式中，η阱电压切换电路将开关η阱偏置到高电压。此高电压至少与高电压模式操作期间双模PMOS晶体管的任何预期的源极(或漏极)电压一样高。以此方式，双模PMOS晶体管的在其源极与开关η阱之间的ρ-η结不被正向偏置并且因此防止了锁存。
[0011]在低电压操作模式中，η阱电压切换电路将开关η阱偏置到低于高电压的低电压。此低电压充分低，以使得双模PMOS晶体管在低电压模式期间不受应变。以此方式，双模PMOS晶体管可以相对较小并且具有较薄的栅极氧化物以增强密度。多个双模PMOS晶体管可以通过η阱电压切换电路来偏置其开关η阱的电压以进一步增强密度。
[0012]η阱电压切换电路包括具有第一栅极氧化物厚度的第一大小的第一 PMOS晶体管。第一大小和第一栅极氧化物厚度具有一数值，以使得非开关η阱和第一 PMOS晶体管的源极至提供高电压的高电压电源的持久耦合不会导致第一 PMOS晶体管的损坏。相反，双模PMOS晶体管具有小于第一大小的第二大小，以及小于第一栅极氧化物厚度的第二栅极氧化物厚度。第二大小和第二栅极氧化物厚度具有一数值，以使得双模PMOS晶体管的开关η阱不能被持久地耦合至高电压电源而不会引起双模PMOS晶体管的损坏。为了防止此类损坏，η阱电压切换电路被控制成使得开关η阱被偏置到高电压达不长于保护双模PMOS晶体管免受损坏的安全历时的历时，而不管其相对较小的大小和较薄的栅极氧化物厚度。
[0013]附图简述
[0014]图1是η阱电压切换电路的示意图。
[0015]图2是纳入图1的η阱电压切换电路的电可编程存储器的示意图。
[0016]图3是用于图2的存储器中的位线的高电压开关的示意图。
[0017]图4解说了根据本文公开的实施例的纳入电可编程存储器的多个电子系统。
[0018]本发明的实施例及其优势通过参考之后的详细描述而被最好地理解。应当领会，在一个或多个附图中，相同的参考标记被用来标识相同的元件。
[0019]详细描述
[0020]为了解决本领域中对具有增加密度的锁存防止架构的需要，公开了一种η阱电压切换电路，该η阱电压切换电路控制双模PMOS晶体管的开关η阱的电压偏置。在低电压操作模式中，η阱电压切换电路将开关η阱偏置到相对较低电压。相反，在高电压操作模式中，η阱电压切换电路将开关η阱偏置到相对较高电压。何种电压构成本文讨论的实施例的低电压和高电压取决于工艺节点。例如，在20nm工艺节点中，高电压可以是1.9V，而低电压可以是IV。更一般地，高电压具有对于开关η阱而言过高以至于其不能被连续偏置到高电压而不会引起η阱内的PMOS晶体管的损坏的数值。相反，低电压对于开关η阱的延长偏置而言是安全的。什么是安全的而什么是不安全的将取决于所使用的特定工艺节点。
[0021]现在转到附图，图1示出了响应于模式控制信号105的η阱电压切换电路100的实施例。如果模式控制信号105被断言为高(以指示高电压模式操作)，则η阱电压切换电路100在双模PMOS晶体管112的高电压(或高功率)操作模式期间将双模PMOS晶体管112的开关η阱110充电到高电压。另一方面，如果模式控制信号105被拉低以选择双模PMOS晶体管112的低电压操作模式，则η阱电压切换电路100将开关η阱110偏置到低电压。以此方式，开关η阱110不需要持久绑定至高电压电源。如本文进一步讨论的，双模PMOS晶体管112可以随后利用在现代工艺节点中可用的较小尺寸(和较薄的氧化物)。
[0022]反相器125将模式控制信号105反相成反相控制信号106。反相控制信号106驱动原生的厚氧化物NMOS晶体管130的栅极。原生的厚氧化物NMOS晶体管130的漏极绑定至低电压电源120，而其源极绑定至开关η阱110。当NMOS晶体管130导通时，低电压电源120向开关η阱110提供低电压。因此，当模式控制信号105变低以选择双模PMOS晶体管112的低电压操作模式时，反相控制信号106变高，使得匪OS晶体管130完全导通以将开关η阱110偏置到低电压。NMOS晶体管130的源极形成η阱切换电路100的耦合至开关η阱110的输出节点的一部分。反相控制信号106还驱动在低电压模式中由此截止的厚氧化物PMOS晶体管135的栅极。PMOS晶体管135的源极绑定至高电压电源115，并且其漏极绑定至开关η阱110。
[0023]为了选择高电压操作模式，模式控制信号105被断言为高，以使得反相器125将反相控制信号106拉低，从而PMOS晶体管135完全导通。PMOS晶体管135的漏极形成η阱切换电路100的耦合至开关η阱110的输出节点的剩余部分。当PMOS晶体管135导通时，高电压电源115提供使开关η阱偏置的高电压。响应于反相控制信号106在此时变低，使NMOS晶体管130截止。由此，当模式控制信号105变高时，双模PMOS晶体管112的开关η阱110被偏置到高电压。PMOS晶体管135不会因高电压而受到应力，因为其η阱140也绑定至高电压电源115并且因为其栅极氧化物相对较厚。另外，PMOS晶体管135具