共享存储机制的wpan中准循环ldpc串行编码器的制造方法
【技术领域】
[0001] 本发明涉及信道编码领域，特别涉及一种WPAN系统中准循环LDPC码的串行编码 器。
【背景技术】
[0002] 低密度奇偶校验（Low-DensityParity-Check,LDPC)码是高效的信道编码技术之 一，而准循环LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩 阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为准循环LDPC 码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的 结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。
[0003] WPAN是中国数字广播的英文简称，英文全称是China Digital Radio。WPAN标准 采用了系统形式的QC-LDPC码，其生成矩阵G的左半部分是一个单位矩阵，右半部分是由 aXc个bXb阶循环矩阵Gi，j(0彡i〈a, a彡j〈t, t = a+c)构成的阵列，如下所示：
[0004] (1)
[0005] 其中，I是bXb阶单位矩阵，0是bXb阶全零矩阵。G的连续b行和b列分别被 称为块行和块列。由式（1)可知，G有a块行和t块列。令gu是循环矩阵Gy的生成多项 式。WPAN标准采用了四种不同码率的QC-LDPC码。对于这四种QC-LDPC码，均有t= 32和 b= 21。图1给出了不同码率n下的参数a和c〇
[0006] 对于WPAN标准，生成矩阵G对应码字V= (s，p)，G的前a块列对应的是信息向 量s= (eQ,e:，…，，后c块列对应的是校验向量p= (dQ,屯，…，d。^)。以b比特为 一段，信息向量s被等分为a段，即s= (Sd,Si，…，s^);校验向量p被等分为c段，即p= (p。，Pi，…，P。」。由v=sG可知，第j-a段校验向量满足
[0007] Pj_a= s qGqj+sA，，…+SA，，...（2)其中，0彡i〈a，a彡j〈t，t =a+c。令g丨和gif分别是生成多项式gi，」循环右移n位和循环左移n位的结果，其中， 0< n < b。那么，式（2)等号右边的第i项可展开为
[0008]
(3)
[0009] 目前，QC-LDPC串行编码广泛采用的是基于c个I型移位寄存器加累加器（Type-IShift-Register-Adder-Accumulator, SRAA-I)电路的方案。图 2 是单个 SRAA-I 电路的功 能框图，信息向量s逐位串行送入该电路。当用SRAA-I电路对校验段Pj_a(a< j〈t)进行 编码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，累加器被清 零初始化。当第〇个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第0块行、 第j块列的生成多项式gfg:，信息比特移入电路，并与移位寄存器的内容g巧进行标 量乘，乘积eflg；J与累加器的内容0模2加，和eug$存回累加器。当第1个时钟周期到来 时，移位寄存器循环右移1位，内容变为，信息比特61移入电路，并与移位寄存器的内容 g；)?进行标量乘，乘积AgjJ与累加器的内Weug$模2加，和eug: +qgg存回累加器。上述 右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，信息比特eb_i已移入 电路，此时累加器存储的是部分和ScA^，这是信息段S(l对p的贡献。当第b个时钟周期到 来时，移位寄存器从生成多项式查找表加载G的第1块行、第j块列的生成多项式&.广g[f， 重复上述右移-乘-加-存储过程。当信息段81完全移入电路时，累加器存储的是部分和ScAu+sAu。重复上述过程，直到整个信息向量s全部串行移入电路。此时，累加器存储的 是校验段Ph。使用c个SRAA-I电路能构成图3所示的串行编码器，它在aXb个时钟周期 内同时求出c个校验段。该方案需要2XcXb个寄存器、cXb个二输入与门和cXb个二 输入异或门，还需要c个aXb比特ROM存储循环矩阵的生成多项式。
[0010] 为兼容四种码率，WPAN标准中QC-LDPC串行编码的现有解决方案是基于16个 SRAA-I电路，需要672个寄存器、336个二输入与门和336个二输入异或门，还需要4个336 比特的ROM分别存储n= 1/2码率G的第16~19块列的循环矩阵生成多项式，4个756 比特的ROM分别存储n= 1/2和5/8两种码率G的第20~23块列的循环矩阵生成多项 式，4个1260比特的ROM分别存储n= 1/2、5/8和3/4三种码率G的第24~27块列的循 环矩阵生成多项式，4个1848比特的ROM分别存储所有码率生成矩阵G的第28~31块列 的循环矩阵生成多项式。该方案有两个缺点：一是移位寄存器在每个时钟周期要么加载新 的生成多项式，要么循环右移1位，造成单个寄存器的存储内容不断变化，进而导致电路的 功耗大；二是循环矩阵的生成多项式分散在多个ROM中，众所周知，当用FPGA片内的存储器 实现ROM时，不可避免地会造成存储器的浪费，ROM个数越多浪费越严重，势必造成电路的 存储器大、成本高。
【发明内容】
[0011] WPAN系统中多码率QC-LDPC串行编码的现有实现方案存在功耗高、存储器大、成 本高的缺点，针对这些技术问题，本发明提供了一种基于共享存储机制的串行编码器。
[0012] 如图5所示，WPAN系统中多码率QC-LDPC码的串行编码器主要由6部分组成：生 成多项式查找表、缓冲器、b位二进制乘法器、b位二进制加法器、移位寄存器和延时器。编 码过程分5步完成：第1步，清零延时器D和移位寄存器&，&，…，R15，根据不同的码率n， 缓冲器h_a在第i Xb+j-a个时钟周期到来时从生成多项式查找表加载生成矩阵G第i块 行、第j块列的生成多项式gu，而在其它时刻保持不变；第2步，当第k个时钟周期到来 时，延时器D输入信息比特ek(0彡k〈aXb)，缓冲器&，…，B15中的生成多项式分别通 过b位二进制乘法器M。，]^，…，M15与延时器D中的数据比特D。，Di，…，D15进行标量乘，b位 二进制乘法器凡，]^，…，M15的乘积分别通过b位二进制加法器AmAi，…，A15与移位寄存器 R。，&，…，R15的内容相加，b位二进制加法器A^Ai，…，A15的和被循环左移1位后的结果分 别存入移位寄存器R〇, &，…，R15;第3步，以1为步长递增改变k的取值，重复第2步aXb 次，直到整个信息向量S输入完毕；第4步，当时钟周期到来时，延时器D输入填充比特0， 缓冲器，…，B15中的生成多项式分别通过b位二进制乘法器Mm]^，…，M15与延时器D 中的数据比特％，Di，…，D15进行标量乘，b位二进制乘法器M&Mi，…，M15的乘积分别通过b 位二进制加法器A。，Ai，…，A15与移位寄存器R。，札，…，R15的内容相加，b位二进制加法器 A。，Ai，…，A15的和被循环左移1位后的结果分别存入移位寄存器R& &，…，R15;第5步，重复 第4步16次，直到16个填充比特0输入完毕，此时，移位寄存器&，&，…，R15存储的分别 是校验段P。，Pi，…，P15，它们构成了校验向量P= (P。，Pi，…，P15)。
[0013] 本发明提供的串行编码器结构简单，兼容WPAN系统中所有码率的QC-LDPC码，能 在基本上保持编码速度和逻辑资源耗费不变的条件下，降低功耗，减少存储器需求，节约成 本。
[0014] 关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。
【附图说明】
[0015] 图1汇总了WPAN系统中四种码率QC-LDPC码生成矩阵的参数a和c;
[0016] 图2是I型移位寄存器加累加器SRAA-I电路的功能框图；
[0017] 图3是由c个SRAA-I电路构成的QC-LDPC串行编码器；
[0018] 图4是缓冲器加移位寄存器BASR电路的功能框图；
[0019] 图5是由16个BASR电路构成的一种基于共享存储机制的QC-LDPC串行编码器。
【具体实施方式】
[0020] 下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更 易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。
[0021] 既然将循环矩阵的生成多项式gi，j循环右移n位等价于将它循环左移b-n位，即 €r=g!rn>，那么式⑶可改写为
[0022]
(4)
[0023] 式⑷是一个乘-加-左移-存储的过程，其实现用缓冲器加移位寄存器（Buffer -Adder-Shift-Register，BASR)电路。图4是BASR电路的功能框图，信息向量s被逐位串 行送入该电路。当用BASR电路对校验段Pj_a(0 <j〈c)进行编码时，生成多项式查找表预 先存储生成矩阵G的第j块列的所有生成多项式，移位寄存器被清零初始化。当第0个时 钟周期到来时，缓冲器从生成多项式查找表加载G的第0块行、第j块列的生成多项式gaj， 信息比特移入电路，并与缓冲器的内容gaj进行标量乘，乘积e与移位寄存器的内容 0模2加，和e(|g(U循环左移1位的结果（0+e 存回移位寄存器。当第1个时钟周期 到来时，缓冲器的内容保持不变，信息比特61移入电路，并与缓冲器的内容g(U进行标量乘， 乘积6也」与移位寄存器的内容（〇+6成(|，」严1)模 2加，和（0+6通(|，」）1(1)+6而，」循环左移1位 的结果（(〇+%&」1(1)+6也/(1)存回移位寄存器。上述乘-加-左移-存储过程继续进行 下去。当第b_l个时钟周期结束时，信息比特eb_i已移入电路，此时移位寄存器存储的是部 分和ScA^，这是信息段S(l对p的贡献。当第b个时钟周期到来时，缓冲器从生成多项式 查找表加载G的第1块行、第j块列的生成多项式g1;j，重复上述乘-加-左移-存储过程。 当信息段81完全移入电路时，移位寄存器存储的是部分和sfw+SiGu。重复上述过程，直 到整个信息向量S全部串行移入电路。此时，移位寄存器存储的是校验段Ph。
[0024] 图5给出了由16个BASR电路构成的一种基于共享存储机制的QC-LDPC串行编 码器，由生成多项式查找表、缓冲器、b位二进制乘法器、b位二进制加法器、移位寄存器和 延时器六种功能模块组成。生成多项式查找表用于存储所有循环矩阵的生成多项式，16 个BASR电路共享该查找表，分时从中读取生成多项式。缓冲器，…，B15分别缓存第 a，a+l，…，t-1块列中循环矩阵的生成多项式。缓冲器，…，B15中的生成多项式分别与 延时器D中的数据比特％，Di，…，D15进行标量乘，这16个标量乘法分别通过b位二进制乘法 器，…，M15完成。b位二进制乘法器IMi，…，M15的乘积分别与移位寄存器R。，!^，…，R15 的内容相加，这16个模2加法分别通过b位二进制加法器，…，A15完成。b位二进制 加法器A。,Ai，…，A15的和被循环左移1位后的结果分别存入移位寄存器R