基于循环左移的wpan中准循环ldpc串行编码器的制造方法
【技术领域】
[0001] 本发明涉及信道编码领域，特别涉及一种WPAN系统中准循环LDPC码的串行编码 器。
【背景技术】
[0002] 低密度奇偶校验（Low-DensityParity-Check,LDPC)码是高效的信道编码技术之 一，而准循环LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩 阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为准循环LDPC 码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的 结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。
[0003] WPAN是中国数字广播的英文简称，英文全称是China Digital Radio。WPAN标准 采用了系统形式的QC-LDPC码，其生成矩阵G的左半部分是一个单位矩阵，右半部分是由 aXc个bXb阶循环矩阵Gi，j(0彡i〈a, a彡j〈t, t = a+c)构成的阵列，如下所示：
[00041 (1)
[0005] 其中，I是bXb阶单位矩阵，0是bXb阶全零矩阵。G的连续b行和b列分别被 称为块行和块列。由式（1)可知，G有a块行和t块列。令gu是循环矩阵Gy的生成多项 式。WPAN标准采用了四种不同码率的QC-LDPC码。对于这四种QC-LDPC码，均有t= 36和 b= 21。图1给出了不同码率n下的参数a和c〇
[0006] 对于WPAN标准，生成矩阵G对应码字V= (s，p)，G的前a块列对应的是信息向 量s= (eQ,e:，…，，后c块列对应的是校验向量p= (dQ,屯，…，d。^)。以b比特为 一段，信息向量s被等分为a段，即s= (Sd,Si，…，s^);校验向量p被等分为c段，即p= (p。，Pi，…，P。」。由v=sG可知，第j-a段校验向量满足
[0007] pj_a= s 0G0，j+s1G1，j+…+siGi，j+...+sa_1Ga_1， j (2)
[0008] 其中，0 <i〈a，a<j〈t，t=a+c。令gT和心> 分别是生成多项式gi;j循环右移 n位和循环左移n位的结果，其中，〇<n<b。那么，式（2)等号右边的第i项可展开为
[0009]
(3)
[0010] 目前，QC-LDPC串行编码广泛采用的是基于c个I型移位寄存器加累加器（Type-I Shift-Register-Adder-Accumulator,SRAA-I)电路的方案。图 2 是单个SRAA-I电路的功 能框图，信息向量s逐位串行送入该电路。当用SRAA-I电路对校验段Pj_a(a<j〈t)进行编 码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，累加器被清零 初始化。当第〇个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第0块行、第 j块列的生成多项式g^g:，信息比特％移入电路，并与移位寄存器的内容进行标量 乘，乘积累加器的内容0模2加，和eug$存回累加器。当第1个时钟周期到来时， 移位寄存器循环右移1位，内容变为給^，信息比特61移入电路，并与移位寄存器的内容 进行标量乘，乘积qgg1与累加器的内容模2加，和eug= + 存回累加器。上述右 移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，信息比特eb_i已移入电 路，此时累加器存储的是部分和，这是信息段S(l对p&的贡献。当第b个时钟周期到 来时，移位寄存器从生成多项式查找表加载G的第1块行、第j块列的生成多项式gyigf， 重复上述右移-乘-加-存储过程。当信息段81完全移入电路时，累加器存储的是部分和ScAu+sAu。重复上述过程，直到整个信息向量s全部串行移入电路。此时，累加器存储的 是校验段Ph。使用c个SRAA-I电路能构成图3所示的串行编码器，它在aXb个时钟周期 内同时求出c个校验段。该方案需要2XcXb个寄存器、cXb个二输入与门和cXb个二 输入异或门，还需要c个aXb比特ROM存储循环矩阵的生成多项式。
[0011] 为兼容四种码率，WPAN标准中QC-LDPC串行编码的现有解决方案是基于16个 SRAA-I电路，需要672个寄存器、336个二输入与门和336个二输入异或门，还需要16800 比特的ROM存储四种生成矩阵G的所有循环矩阵生成多项式。该方案的缺点之一是需要大 量寄存器，势必会造成电路的功耗大、成本高。
【发明内容】
[0012] WPAN系统中多码率QC-LDPC串行编码的现有实现方案存在功耗大、成本高的缺 点，针对这些技术问题，本发明提供了一种基于循环左移的串行编码器。
[0013] 如图5所示，WPAN系统中多码率QC-LDPC码的串行编码器主要由4部分组成：生成 多项式查找表、b位二进制乘法器、b位二进制加法器和移位寄存器。编码过程分3步完成： 第1步，清零移位寄存器H，…，R15;第2步，输入信息比特ek(0 <k〈aXb)，生成多项式 查找表U，U，…，L15分别输出码率n生成矩阵G第i= [k/b](符号[k/b]表示不大于k/ b的最大整数）块行中第a,a+1,…，t-1块列的生成多项式，这些生成多项式分别通过b位 二进制乘法器M。，]^，…，M15与信息比特ek进行标量乘，b位二进制乘法器M。，]^，…，M15的乘 积分别通过b位二进制加法器A&Ai，…，A15与移位寄存器R& &，…，R15的内容相加，b位二 进制加法器心，心，…，A15的和被循环左移1位后的结果分别存入移位寄存器R^ &，…，R15; 第3步，以1为步长递增改变k的取值，重复第2步aXb次，直到整个信息向量s输入完 毕，此时，移位寄存器I&，…，R15存储的分别是校验段pmPl，…，p15，它们构成了校验向量 P - (P〇，Pi，…，Pl5)。
[0014] 本发明提供的串行编码器结构简单，兼容WPAN系统中所有码率的QC-LDPC码，能 在保持编码速度的条件下，减少寄存器，降低功耗，节约成本。
[0015] 关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。
【附图说明】
[0016]图1汇总了 WPAN系统中四种码率QC-LDPC码生成矩阵的参数a和c ;
[0017] 图2是I型移位寄存器加累加器SRAA-I电路的功能框图；
[0018] 图3是由c个SRAA-I电路构成的QC-LDPC串行编码器；
[0019] 图4是乘加移位寄存器MASR电路的功能框图；
[0020] 图5是由16个MASR电路构成的一种基于循环左移的QC-LDPC串行编码器。
【具体实施方式】
[0021] 下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更 易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。
[0022] 既然将循环矩阵的生成多项式循环右移n位等价于将它循环左移b-n位，即 ，那么式⑶可改写为
[0023]
(4)
[0024] 与式⑶相比，式⑷的显著优点是生成多项式无需循环右移。式⑷是一 个乘-加-左移-存储的过程，其实现用乘加移位寄存器（Multiplier-Adder-Shift-Regi ster，MASR)电路。图4是MASR电路的功能框图，信息向量s被逐位串行送入该电路。当用 MASR电路对校验段Pj_a(0 <j〈c)进行编码时，生成多项式查找表预先存储生成矩阵G的第 j块列的所有生成多项式，移位寄存器被清零初始化。当第〇个时钟周期到来时，生成多项 式查找表输出G的第0块行、第j块列的生成多项式g(U，信息比特e(l移入电路，并与生成 多项式gcu进行标量乘，乘积e 与移位寄存器的内容0模2加，和e 循环左移1位的 结果（O+ec^c^)1^存回移位寄存器。当第1个时钟周期到来时，生成多项式查找表的输出保 持不变，信息比特61移入电路，并与生成多项式g(U进行标量乘，乘积e^^与移位寄存器的 内容（0+6(^(|，」严 1)模2加，和（0+6(^(|，」）1(1)+6也」循环左移1位的结果（（0+6 (^(|，」）1(1)+6而，』） 1(1)存回移位寄存器。上述乘-加-左移-存储过程继续进行下去。当第b-1个时钟周期 结束时，信息比特eb_i已移入电路，此时移位寄存器存储的是部分和s ，这是信息段sQ对 Ph的贡献。当第b个时钟周期到来时，生成多项式查找表输出G的第1块行、第j块列的 生成多项式gu，重复上述乘-加-左移-存储过程。当信息段81完全移入电路时，移位寄 存器存储的是部分和s