[0037]所述L波段PLL电路20的信号输入端接10MHz的输入时钟，L波段PLL电路20的信号输出端输出5路L波段本振信号至5选IPIN开关的输入端，所述5选IPIN开关的信号输出端与所述L波段混频器的信号输入端相连，所述L波段混频器的信号输出端与所述滤波放大器的信号输入端相连，所述滤波放大器的信号输出端与所述KU波段混频器的信号输入端相连，所述KU波段混频器输出12GHz-14GHz的信号至2选I开关滤波器的输入端。
[0038]所述时序控制电路的信号输出端与所述KU波段PLL电路10中的鉴相器以及L波段PLL电路20的信号输入端相连，时序控制电路产生用于控制鉴相器和L波段PLL电路20芯片所需频率分频比寄存的数值；同时，时序控制电路还产生了 4选IPIN开关和5选IPIN开关所需的TTL控制电平。
[0039]如图2所示，所述DDS电路包括DDS产生电路40、倍频滤波电路50 ;所述DDS产生电路40包括第一阻抗变换器、DDS芯片、第二阻抗变换器；所述倍频滤波电路50包括匹配电路、匹配倍频电路、4选I开关滤波器组；所述第一阻抗变换器的信号输入端接1000MHz的信号，所述第一阻抗变换器信号输出端与所述DDS芯片的信号输入端相连，所述DDS芯片信号输入端与所述第二阻抗变换器的信号输出端相连，所述第二阻抗变换器输出50-75.5MHz的信号至匹配电路的输入端，所述匹配电路信号输出端与所述匹配倍频电路的信号输入端相连，所述匹配倍频电路输出200-300MHZ的信号至4选I开关滤波器组的输入端，所述4选I开关滤波器组输出200-300MHZ的DDS信号至L波段混频器的输入端，所述时序控制电路的信号输出端与所述DDS产生电路40输入端相连。
[0040]如图1、2所示，所述时序控制电路FPGA型号为美国Altera公司生产的cyclone系列的EP1C6T144I7，所述DDS芯片型号为美国Analog Devices公司生产的AD9858BCPZ芯片。
[0041]本发明在设计时充分考虑到DDS电路的杂散影响，本发明通过向DDS电路输入IGHz参考频率信号产生了 50?75MHz的低频信号(即实现了低频率输出)，然后通过倍频滤波的方法将输出提升到200?300MHz，跳频步进1MHz ;然后通过4选I开关滤波器组输入到混频放大的中频输入端和本振进行混频。
[0042]如图1所示，所述鉴相单元中的鉴相器型号为美国Analog Devices公司生产的ADF4107，所述ADF4107为可编程A/R计数器及双模前置分频器(P/P+1)共同完成主分频比M(M = BP+A)，双模前置分频器(P/P+1)也是可编程的，P的取值有几种模式:8/9、16/17、32/33、64/65。所述L波段PLL电路20芯片型号为美国Analog Devices公司生产的ADF4350BCPZ，所述L波段混频器型号为美国HITTITE公司生产的HMC220MS8芯片，所述KU波段混频器型号为美国HITTITE公司生产的HMC441LM1芯片，所述压控振荡器型号为美国HITTITE公司生产的HMC588LP5芯片。
[0043]如图3所示，所述环路滤波器由0P27GS运算放大器组成，所述0P27GS的IN-引脚连接电阻R12、电阻R13的一端，所述电阻R12的另一端接地，所述0P27GS的IN+引脚连接电阻Rll的一端、电容C12的一端、REFIN，所述电容C12的另一端接地，所述电阻Rll的另一端连接电容C13的一端，所述电容C13的另一端接地，所述0P27GS的VCC-引脚接地，所述0P27GS的VCC+引脚连接电容C14的一端、电容C15的一端、+12V电源，所述电容C14、电容C15的另一端接地，所述0P27GS的OUT引脚连接电阻R13的另一端、电阻R14的一端，所述电阻R14的另一端连接电容C16的一端、RF0UT，所述电容C16的另一端接地，所述0P27GS的V10、NC引脚悬空。
[0044]如图4所示，FPGA在CP时钟信号上升沿触发时工作，通过输出CLK、LE、DATA信号改变ADF4107芯片的工作状态，控制输出频率。
【主权项】
1.一种基于DDS和PLL组成的宽带低步进高速频率合成器，其特征在于:本频率合成器包括DDS电路、PLL电路、上变频和信号放大电路(30)、时序控制电路；所述PLL电路的信号输出端与所述上变频和信号放大电路(30)的信号输入端相连，所述上变频和信号放大电路(30)的信号输入端与所述DDS电路信号输出端相连，所述时序控制电路的信号输出端分别与所述PLL电路、DDS电路的信号输入端相连。2.如权利要求1所述的一种基于DDS和PLL组成的宽带低步进高速频率合成器，其特征在于:所述PLL电路包括KU波段PLL电路(10)、4选IPIN开关、L波段PLL电路(20)、5选IPIN开关；所述上变频和信号放大电路(30)包括L波段混频器、KU波段混频器、滤波放大器、2选I开关滤波器； 所述KU波段PLL电路(10)的输出端输出4路KU波段本振信号至4选IPIN开关的输入端，所述4选IPIN开关的信号输出端与所述KU波段混频器的信号输入端相连；所述L波段PLL电路(20)的输出端输出5路L波段本振信号至5选IPIN开关的输入端，所述5选IPIN开关的信号输出端与所述L波段混频器的信号输入端相连，所述L波段混频器的信号输出端与所述滤波放大器的信号输入端相连，所述滤波放大器的信号输出端与所述KU波段混频器的信号输入端相连，所述KU波段混频器输出12?14GHz的信号至2选I开关滤波器的输入端； 所述时序控制电路的信号输出端分别与所述KU波段PLL电路(10)、L波段PLL电路(20)的信号输入端相连，且所述时序控制电路的信号输出端还分别与4选IPIN开关、5选IPIN开关的控制端相连；所述DDS电路的信号输出端与所述L波段混频器的信号输入端相连。3.如权利要求2所述的一种基于DDS和PLL组成的宽带低步进高速频率合成器，其特征在于:所述KU波段PLL电路(10)由鉴相单元、环路滤波器、四个压控振荡器、微带滤波器组成；所述鉴相单元的输出端与环路滤波器的输入端相连，环路滤波器的输出端分别与四个压控振荡器的输入端相连，四个压控振荡器的各自的输出端一方面与4选IPIN开关的输入端相连，另一方面与微带滤波器的输入端相连，微带滤波器的输出端与鉴相单元的输入端相连；所述时序控制电路的信号输出端与鉴相单元的输入端相连。4.如权利要求3所述的一种基于DDS和PLL组成的宽带低步进高速频率合成器，其特征在于:所述鉴相单元包括基准分频器、鉴相器、环内分频器；所述基准分频器的输入端接10MHz的输入时钟，所述基准分频器的信号输出端与所述鉴相器的信号输入端相连，所述鉴相器的信号输出端与所述环路滤波器的信号输入端相连，所述微带滤波器的信号输出端与所述环内分频器的信号输入端相连，所述环内分频器的信号输出端与所述鉴相器的信号输入端相连；所述时序控制电路的信号输出端与所述鉴相器的输入端相连； 所述L波段PLL电路(20)的信号输入端接10MHz的输入时钟。5.如权利要求2?4任一项所述的一种基于DDS和PLL组成的宽带低步进高速频率合成器，其特征在于:所述DDS电路包括DDS产生电路(40)、倍频滤波电路(50);所述DDS产生电路(40)包括第一阻抗变换器、DDS芯片、第二阻抗变换器；所述倍频滤波电路(50)包括匹配电路、匹配倍频电路、4选I开关滤波器组；所述第一阻抗变换器的信号输入端接1000MHz的信号，所述第一阻抗变换器信号输出端与所述DDS芯片的信号输入端相连，所述DDS芯片信号输入端与所述第二阻抗变换器的信号输出端相连，所述第二阻抗变换器输出50?75.5MHz的信号至匹配电路的输入端，所述匹配电路的信号输出端与所述匹配倍频电路的信号输入端相连，所述匹配倍频电路输出200?300MHz的信号至4选I开关滤波器组的输入端，所述4选I开关滤波器组输出200?300MHz的DDS信号至L波段混频器的输入端；所述时序控制电路的信号输出端与所述DDS芯片的输入端相连。6.如权利要求1所述的一种基于DDS和PLL组成的宽带低步进高速频率合成器，其特征在于:所述时序控制电路型号为美国Altera公司生产的cyclone系列的EP1C6T144I7的FPGA芯片。7.如权利要求5所述的一种基于DDS和PLL组成的宽带低步进高速频率合成器，其特征在于:所述L波段混频器型号为美国HITTITE公司生产的HMC220MS8芯片，所述KU波段混频器型号为美国HITTITE公司生产的HMC441LM1芯片，所述压控振荡器型号为美国HITTITE公司生产的HMC588LP5芯片，所述DDS芯片型号为美国Analog Devices公司生产的 AD9858BCPZ 芯片。8.如权利要求3所述的一种基于DDS和PLL组成的宽带低步进高速频率合成器，其特征在于:所述鉴相单元中的鉴相器型号为美国Analog Devices公司生产的ADF4107，所述L波段PLL电路(20)的芯片型号为美国Analog Devices公司生产的ADF4350BCPZ ;所述时序控制电路的信号输出端与所述ADF4350BCPZ的输入端相连。9.如权利要求2所述的一种基于DDS和PLL组成的宽带低步进高速频率合成器，其特征在于:所述环路滤波器由0P27GS运算放大器组成，所述0P27GS的IN-引脚连接电阻R12、电阻Rl3的一端，所述电阻Rl2的另一端接地，所述0P27GS的IN+引脚连接电阻Rll的一端、电容C12的一端、REF IN，所述电容C12的另一端接地，所述电阻Rll的另一端连接电容C13的一端，所述电容C13的另一端接地，所述0P27GS的VCC-引脚接地，所述0P27GS的VCC+引脚连接电容C14的一端、电容C15的一端、+12V电源，所述电容C14、电容C15的另一端接地，所述0P27GS的OUT引脚连接电阻R13的另一端、电阻R14的一端，所述电阻R14的另一端连接电容C16的一端、RF 0UT，所述电容C16的另一端接地，所述0P27GS的V10、NC引脚悬空。
【专利摘要】本发明公开了一种基于DDS和PLL组成的宽带低步进高速频率合成器。本频率合成器包括DDS电路、PLL电路、上变频和信号放大电路、时序控制电路；所述PLL电路的信号输出端与所述上变频和信号放大电路的信号输入端相连，所述上变频和信号放大电路的信号输入端与所述DDS电路信号输出端相连，所述时序控制电路的信号输出端与所述PLL电路、DDS电路的信号输入端相连。本发明在较宽的带宽内，通过PLL电路产生L波段和KU波段两种本振分别和DDS频率进行组合，然后通过高速开关组合的方法来实现频率切换，本发明输出频率在KU波段，输出带宽在12～14GHz时能够快速完成10MHz步进的跳频，并使得整个频率的切换时间达到2us；本发明具有结构简单、稳定性好、精度高、易实现等特点。
【IPC分类】H03L7/18
【公开号】CN105119599
【申请号】CN201510552779
【发明人】毛飞, 鲁长来, 倪文飞, 汪炜
【申请人】安徽四创电子股份有限公司
【公开日】2015年12月2日
【申请日】2015年9月1日