数字锁相环电路及其方法
【技术领域】
[0001]本发明涉及锁相环电路，特别涉及一种提供这种电路相位延迟的装置。
【背景技术】
[0002]锁相环电路经常用于各种应用中。图1显示传统的模拟锁相环电路100。该电压控制振荡器的输出频率fvra经由分频器112分频以得到该经分频的电压控制振荡器频率fvc。/No基于触发器的相位频率检测器104比较参考频率时钟和该分频的电压控制振荡器频率fve(]/N以传送充电信号及放电信号以调整该模拟电荷栗106。该电荷栗106根据该相位频率检测器104的比较结果调整该控制电压的上升及下降。该电荷栗106的输出电压经由模拟滤波器108滤波并传送至该电压控制振荡器110以调整该电压控制振荡器频率。
[0003]传统模拟锁相环电路的功能
[0004]在图1所示的传统模拟锁相环电路100中，基于触发器的相位频率检测器104比较该参考频率时钟fTOf和该分频的电压控制振荡器频率f να]/Ν，以调整该模拟电荷栗106以调整该电压控制振荡器频率。
[0005]图2显示以该传统模拟锁相环电路100调整振荡频率稍低的电压控制振荡器。若该电压控制振荡器频率低于预期，该电压控制振荡器频率fva]/N会较该参考频率时钟晚抵达。该相位频率检测器104即传送较长的充电信号和另一较短的放电信号至该模拟电荷栗106。据此，净正电荷会由该电荷栗106传递至该模拟滤波器108而造成该电压控制振荡器110的控制电压上升，而较高的控制电压则可提升该电压控制振荡器110的频率。
[0006]然而，随着进入深亚微米的时代，元件尺寸也越来越小，传统的模拟设计即存在许多问题。例如，相对较大的回路模拟滤波器及更低的供应电源余裕空间(headroom)。克服上述问题的手段通常会造成其他问题，如以下所述。
[0007]1.解决模拟锁相环电路的大尺寸回路滤波器。
[0008]a.提供大尺寸的内置被动式回路滤波器。然而这种滤波器占据了硬件绝大部分的面积，且在应用于深亚微米工艺技术时会因该锁相环电路100尺寸的考量而造成问题。
[0009]b.提供内置主动式回路滤波器。然而这种滤波器的耗电量大且会制造大量的噪声。
[0010]c.在晶片外提供大尺寸的内置被动式回路滤波器。然而这种滤波器的整合层级较低，且会在封装接口上产生干扰噪声。
[0011]2.低供应电源余裕空间。
[0012]a.当使用上述的拓朴结构在小尺寸的工艺技术，可调整的范围、噪声及线性化等表现皆会因该模拟电荷栗的低供应电源余裕空间而降低。
[0013]b.另一种解决手段是使用额外电路以更正该电荷栗的可调整的范围、噪声及线性化等问题。然而使用这种额外电路会增加电路面积、耗电量及设计的复杂度，且这种额外电路也会产生额外的噪声及非线性现象。
[0014]据此，可利用数字锁相环电路以解决上述问题。图3显示传统数字锁相环电路200企图解决上述关于模拟锁相环电路问题的实施例。
[0015]图3所示的传统数字锁相环电路200利用时间至数字转换器(time-to-digitalconverter) 205取代该模拟电荷栗，以使其他元件得以数字方式实现。该数字锁相环电路200并不需要分频器。该数字控制振荡器的高频输出信号直接传送至该时间至数字转换器205以形成反馈路径。
[0016]该数字锁相环电路200包含下列所述的许多问题。
[0017]1.该时间至数字转换器的分辨率差(反向器的延迟时间)而限制了相位噪声及颤动的表现。
[0018]2.该时间至数字转换器有限的长度限制了该锁相环电路的锁定范围。
[0019]3.该过采样设计的耗电量大，且限制了该数字控制振荡器210的操作频率(锁相环电路的输出频率)。
[0020]据此，需要一种系统和方法以解决上述的问题。
[0021]该系统和方法应避免使用会占据大部分硬件面积的模拟元件。在新深亚微米的工艺技术中，模拟元件的尺寸不会如数字元件般缩小。所述无法缩小尺寸的模拟元件在新工艺中将增加晶片的成本。例如，该模拟电荷栗和回路滤波器即占据了传统锁相环电路的大部分面积。
[0022]深亚微米的工艺技术的低电源供应电压压缩了晶片的余裕空间。该低余裕空间降低了模拟元件的效能。传统模拟锁相环电路中的相位频率检测器和高压模拟电荷栗间的接口也存在电压转换的问题，其会造成线性化降低及噪声。据此，应避免模拟元件和数字元件间的接口转换造成的效能下降效应。
[0023]据此，需要一种系统和方法以解决上述的问题。本发明即可解决上述需求。
【发明内容】
[0024]本发明揭示一种数字锁相环电路。该数字锁相环电路包含参考时钟产生器及数字滤波器以分别提供参考时钟信号和过滤的数字码。该电路进一步包含数字控制振荡器及分频器。该数字控制振荡器耦合至该数字滤波器以接收该过滤的数字码及提供输出信号。该分频器耦合以接收该输出信号以提供分频信号。最后，该电路包含相位延迟量化器，其耦合至该分频器、该参考时钟产生器和该数字滤波器。该相位延迟量化器根据来自该分频器和该参考时钟产生器的信号以量化该参考时钟信号和该分频信号之间的相位延迟，并提供数字码至该数字滤波器。该相位延迟量化器并非以过采样的手段量化在该参考时钟信号和该分频信号之间的相位延迟。
[0025]数字相位延迟量化器取代锁相环电路内的模拟电荷栗和相位频率检测器。因此，该内置的回路滤波器也可为尺寸紧密、高阶、高频宽及高衰减量的数字滤波器。该数字锁相环电路利用深亚微米工艺技术以达到高速、高分辨率、尺寸紧密和低功率消耗的优点。
【附图说明】
[0026]图1显示传统的模拟锁相环电路；
[0027]图2显示传统模拟锁相环电路调整振荡频率偏低的电压控制振荡器的过程；
[0028]图3显示传统数字锁相环电路的一实施例；
[0029]图4显示根据一实施例的数字锁相环电路的示意图；
[0030]图5显示图4的数字锁相环电路调整振荡频率偏低的数字控制振荡器的过程；
[0031]图6显示每次参考时钟fg初始化启动时，延迟信号仅会通过各延迟级一次；
[0032]图7显示具有环状延迟链的改进式延迟量化器；及
[0033]图8显示内插拓朴结构以使其延迟时间短于门延迟时间。
[0034]主要元件符号说明
[0035]100模拟锁相环电路
[0036]102晶体振荡器
[0037]104相位频率检测器
[0038]106模拟电荷栗
[0039]108巨型低通回路滤波器
[0040]110电压控制振荡器
[0041]112分频器
[0042]200数字锁相环电路
[0043]202晶体振荡器
[0044]203触发器
[0045]205时间至数字转换器
[0046]206锁存器
[0047]208数字滤波器
[0048]210数字控制振荡器
[0049]300数字锁相环电路
[0050]302晶体振荡器
[0051]304相位延迟量化器
[0052]308数字滤波器
[0053]310数字控制振荡器
[0054]312分频器
[0055]400相位延迟量化器
[0056]404a ?404η 延迟链
[0057]406缓冲器或放大器
[0058]410温度计码至二进制码转换器
[0059]412锁存器
[0060]414逻辑控制器
[0061]500延迟量化器
[0062]504a?504f 环状延迟链
[0063]508缓冲器或放大器
[0064]51?和5I^锁存器
[0065]514减法器
[0066]516加法器
[0067]518结果锁存器
[0068]520完整环级计数器
[0069]522环计数器
[0070]600内插延迟级
[0071]⑶如和602b延迟单元
[0072]608缓冲器或放大器
【具体实施方式】
[0073]本发明涉及锁相环电路，特别涉及一种提供这种电路相位延迟的装置。以下叙述的表示是为使本领域技术人员能了解其内容并可据以实施，且提供于专利申请书及其需求的内文中。优选实施例的不同修改和在此描述的一般性原则和特点对于本领域技术人员而言为明显的。因此，本发明不应受限于所示的实施例，而应基于上述原则和特点给予一致性的最宽广的范围。
[0074]根据一实施例的锁相环电路实现数字相位延迟量化器以取代锁相环电路中的该模拟电荷栗和相位频率检测器。因此，该内置的回路滤波器也可为尺寸紧密、高阶、高频宽、高衰减量的数字滤波器。该数字锁相环电路利用深亚微米工艺技术中的高速优点、高分辨率、尺寸紧密及低功率的优点。为揭示根据本发明的数字锁相环电路的特性，可参考以下的叙述及其相关图式。
[0075]图4显示根据一实施例的数字锁相环电路300的示意图。相比于图1所示的传统模拟锁相环电路100，该数字锁相环电路300使用了分频器312，且其以数字相位延迟量化器304替换该相位频率检测器和模拟电荷栗。该相位延迟量化器304用以量化在参考时钟和分频信号之间的相位延迟。因为滤波器的输入来自该相位延迟量化器304的多个位的输出数字码，该模拟回路滤波器(主动或是被动)是由紧密、高阶、高频宽且高衰减量的数字滤波器308所取代。由于该滤波器308的输出为数字码，图1的电压控制振荡器是由数字控制振荡器310所取代。
[0076]图5显示图4的该数字锁相环电路300调整振荡频率偏低的数字控制振荡器310。该相位延迟量化器304用以计算参考时钟和该经分频的数字控制振荡器310的信号频率边缘间的延迟时间。若该数字控制振荡器310的频率低于预期，该分频的数字控制振荡器310的频率fDa)/N会较该参考时钟fraf晚抵达。所述边缘间的延迟越大，该相位延迟量化器所送至该数字滤波器的码越大，而该送至该数字控制振荡器310的较大的数字码则可增加该数字控制振荡器310的频率。
[0077]为实现图5所示的该数字锁相环电路的功能，图6显示具有简单拓朴结构的基于长延迟链的相位延迟量化器400。该参考时钟用以初始化该延迟链，而该分频的数字控制振荡器310的频率fDa]/N较晚抵达锁存器412已锁存代表两信号边缘的传输延迟时间的码。
[0078]虽然相比于传统锁相环电路，本系统具有许多优点，然而其需要非常长的延迟链以达到合理的锁定范围。